技術
フルカスタム設計手法
九つの段階があり、各段階をラッチしてから次の段階を始め、お客様にご確認いただけるエビデンスを残します。
価値がある場面少数の種類のセルが非常に多く繰り返され、チップ全体を左右するほどのエネルギーや面積を占める箇所です。
いつ使うか
選択はブロックごとに。
フルカスタムを適用するのはクリティカルなデータパスブロックです。チップの残りの部分には標準のツールフローを用います。どのブロックをどう扱うかは、エネルギーと面積が実際にどこで使われているかによって決まります。
トランジスターレベル設計
このチップのために設計したセルを、トランジスターレベルでレイアウト・配線し、キャラクタライズ済みのブロックとしてまとめます。チップのエネルギーや面積の多くを占める、クリティカルなデータパスブロックに用います。
プロジェクト専用セル
ファウンドリのライブラリに、プロジェクトのために作った少数のセルを加え、論理合成したロジックの中に混在させます。少数の優れたセルで効果が得られるブロックに用います。
論理合成
スタンダードセルライブラリを用い、論理合成と配置配線を自動で行います。制御ロジック、インターフェース、チップの残りの部分に用い、各カスタムブロックを評価する際のベースラインにもなります。
トランジスターレベル設計のすべてのステップで、回路図、レイアウト、抽出、サインオフの各ツールを用います。
設計がチップになるまで次の五つがすべて成り立つとき、トランジスターレベル設計の効果は最も大きくなります。
- 少数の種類のセルが、非常に多く繰り返されます。
- それらのセルが、チップレベルの指標を左右するほどのエネルギーや面積を占めます。
- 機能が十分に安定しており、レイアウトをやり直すことがありません。
- 比較の基準となる論理合成のベースラインが、同じプロセス上にあります。
- プロジェクトが、キャラクタライズとシリコン相関の費用を負担できます。
それ以外の場合は、通常、プロジェクト専用セルか論理合成のほうが効率的です。
手法
九つの段階。各段階をラッチしてから次へ。
パイプラインでは、各ステージの結果をレジスターに格納してから、次のステージがそれを使います。この手法もエビデンスを同じように扱います。エビデンスが揃い、お客様にご確認いただける状態になったとき、その段階は完了します。
適用判断とパーティショニング
エネルギーと面積が実際にどこで使われているかに基づき、トランジスターレベルで設計するもの、プロジェクト専用セルを使うもの、論理合成のままにするものをブロックごとに決めます。
お客様が受け取るべきエビデンス
- 各ブロックの面積と電力の割合、および設計スタイルを選んだ理由を記したパーティション表
- カスタム化を提案するすべてのブロックの、論理合成によるベースライン
アーキテクチャとデータパスの定義
セルを描き始める前に、パイプラインの段数、ビットスライス構造、クロック方式、電源電圧の目標を確定します。
お客様が受け取るべきエビデンス
- 実行可能なリファレンスモデルとテストベクター
- ビットスライスごとの遅延・エネルギー・面積のバジェットと、その前提条件
- サインオフコーナーの一覧
回路とセルの設計
ラッチ、フリップフロップ、加算器をトランジスターレベルで設計し、フィン数としきい値タイプを選定します。
お客様が受け取るべきエビデンス
- 回路図
- 各コーナーにわたるレイアウト前のSPICE結果（セットアップ、ホールド、リテンション、ノイズマージンを含む）
- モンテカルロ統計
- ファウンドリのライブラリの同等セルとの比較
ファウンドリのルールに沿ったレイアウト
ファウンドリのグリッドとパターニングルールに沿ってセルとビットスライスを描き、配線ツール向けにピンアクセスを計画します。
お客様が受け取るべきエビデンス
- エラーのないDRC、LVS、ERCのログ（ツールとデッキのバージョンを明記）
- カラーリングと密度の結果
- すべてのウェイバーとその理由の一覧
寄生抽出とレイアウト後シミュレーション
実際のレイアウトから抵抗と容量を抽出して再度シミュレーションし、回路図ではなくレイアウトを反映した結果を得ます。
お客様が受け取るべきエビデンス
- 遅延とエネルギーのレイアウト前後の比較表
- 使用した寄生コーナー
- その結果を受けて行ったレイアウト変更の記録
ライブラリキャラクタライズとモデル
デジタルフローに必要なタイミング、電力、物理、機能の各ビューを作成します。
お客様が受け取るべきエビデンス
- フローに必要な電流源データとばらつきデータを含むLibertyファイル
- LEFアブストラクトとビヘイビアモデル
- モデルとSPICEを比較したQAレポート（サンプルサイズと誤差分布を明記）
クロック・電源との統合
カスタムブロックをチップに配置し、それを中心にクロックと電源供給を設計します。
お客様が受け取るべきエビデンス
- スキューとジッターのバジェットと結果
- スタティックおよびダイナミックIRドロップのレポート
- 活性化率と温度を明記したEMレポート
- 納品モデルを用いた階層タイミング
検証とサインオフ
回路図がRTLを実装していることを示したうえで、ばらつきと経年劣化のマージンを確保し、ファウンドリのサインオフをすべて実施します。
お客様が受け取るべきエビデンス
- RTLと回路図の等価性レポート（対象範囲と除外事項を明記）
- ばらつきを含む、サインオフコーナーでのタイミング
- 経年劣化と自己発熱のマージンレポート
- 署名済みのテープアウトチェックリスト
シリコン相関
実チップを測定してモデルと比較し、その差をライブラリとマージンにフィードバックします。
お客様が受け取るべきエビデンス
- オンチップモニターのデータ
- ウエハーとプロセスコーナーにわたるシュモープロットとVmin分布
- 実測値とモデル値の対照表（サンプルサイズを明記）
図は各段階のエビデンスの種類を示す図解です。ファウンドリ由来のエビデンスは、ファウンドリとの契約で求められる場合、NDAのもとで共有します。
フルカスタムサービス
当社が行ってきたこと
TSMC 16 nm FinFETで二度のテープアウト。
マルチプロジェクトウエハーからフルマスクセットまで、フルカスタム手法を実シリコンに適用しました。
88コア
マルチプロジェクトウエハー（シャトル）
2018年11月
200コア
フルマスクセット
2019年6月
シャトルサンプルの動作電圧
シャトルサンプルの測定値
0.36 V
このプロセスの公称コア電圧を大きく下回ります。
演算コアはフルカスタムで設計し、各チップの残りの部分には標準のツールフローを用いました。
作業の範囲
カスタムセル
演算コアにカスタムのマルチビットフリップフロップと加算器を使用しました。
低電圧ライブラリ
ファウンドリのセルライブラリを低電圧向けに再キャラクタライズしました。
手動配置
演算コアは手動で配置しました。
アバットメント
コア内のサブブロックをバウンダリーセルなしでアバットさせ、テープアウト時の配置使用率は95%でした。
サインオフ
タイミングとIRドロップを複数のコーナーでサインオフしました。
立ち上げ
立ち上げは当社チームが、社外のパッケージングおよび解析パートナーとともに行いました。
シリコンからのフィードバック
フルマスクのシリコンでの測定結果を後続の設計に反映し、超低電圧でのダイナミックロジックについて、セルの選定とホールドマージンを改良しました。
7 nmと6 nm
当社はTSMCの直接取引先として、7 nm FinFETの設計許諾を取得し、大手AI企業向けに6 nmのAIフルカスタムチップ設計を実施しました。
プロセスノード知的財産
特許と登録済み回路配置
CN111308329B
中国発明特許
メニーコアチップのテストとビニング。
CN111294045B
中国発明特許
チャージポンプPLLの位相雑音の低減。
BS.185572790BS.195600134
登録済み回路配置
当社名義で登録された集積回路の回路配置。
効果が見込めるブロックはありますか？
仕様と、エネルギーと面積の内訳をお送りください。折り返しご連絡します。