Technologie

Méthodologie full-custom

Neuf étapes, chacune verrouillée avant le début de la suivante, avec des preuves qu’un client peut lire.

Là où elle est rentableLà où quelques types de cellules se répètent un très grand nombre de fois et concentrent assez de l’énergie ou de la surface d’une puce pour influer sur toute la puce.

Quand l’utiliser

Un choix fait bloc par bloc.

Le full-custom s’applique aux blocs critiques du chemin de données. Le reste d’une puce suit un flot d’outils standard. Le traitement de chaque bloc dépend de la répartition réelle de son énergie et de sa surface.

Illustration d’une puce, colorée selon la façon dont chaque bloc est construit.
  • Conception au niveau transistor

    Des cellules conçues pour cette puce, avec un layout et un câblage au niveau transistor, présentées sous forme de bloc caractérisé. Pour les blocs critiques du chemin de données qui concentrent l’énergie ou la surface de la puce.

  • Cellules propres au projet

    Une bibliothèque de fonderie et quelques cellules créées pour le projet, mêlées à la logique synthétisée. Pour les blocs qui gagnent à disposer de quelques cellules meilleures.

  • Synthèse

    Une bibliothèque de cellules standard avec synthèse et placement-routage automatisés. Pour la logique de contrôle, les interfaces et le reste de la puce, et comme référence à laquelle chaque bloc sur mesure est comparé.

Les outils de schéma, de layout, d’extraction et de sign-off interviennent à chaque étape de la conception au niveau transistor.

Comment une conception passe au silicium

La conception au niveau transistor est la plus rentable lorsque ces cinq conditions sont réunies.

  1. Un petit nombre de types de cellules se répètent un très grand nombre de fois.
  2. Ces cellules représentent assez de l’énergie ou de la surface de la puce pour faire évoluer l’indicateur au niveau de la puce.
  3. La fonction est assez stable pour que le layout n’ait pas à être refait.
  4. Une référence synthétisée existe sur le même procédé pour servir de comparaison.
  5. Le projet peut assumer la caractérisation et la corrélation avec le silicium.

Dans les autres cas, les cellules propres au projet ou la synthèse sont généralement le choix le plus efficace.

La méthode

Neuf étapes, chacune verrouillée avant la suivante.

Un pipeline stocke le résultat de chaque étage dans un registre avant que l’étage suivant ne puisse l’utiliser. Cette méthode traite les preuves de la même façon. Une étape se clôt lorsque ses preuves existent et qu’un client peut les lire.

  1. Adéquation et partitionnement

    Décider bloc par bloc ce qui passe en conception au niveau transistor, ce qui utilise des cellules propres au projet et ce qui reste synthétisé, selon la répartition réelle de l’énergie et de la surface.

    Preuves qu’un client devrait attendre

    • Un tableau de partitionnement avec la part de surface et de consommation de chaque bloc, et la raison de son style de conception
    • Une référence synthétisée pour chaque bloc proposé en full-custom
  2. Définition de l’architecture et du chemin de données

    Fixer la profondeur du pipeline, la structure en tranches de bits, le schéma d’horloge et la tension d’alimentation visée avant de dessiner la moindre cellule.

    Preuves qu’un client devrait attendre

    • Un modèle de référence exécutable et des vecteurs de test
    • Un budget de délai, d’énergie et de surface pour chaque tranche de bit, avec ses hypothèses explicitées
    • La liste des coins de sign-off
  3. Conception des circuits et des cellules

    Concevoir les verrous, les bascules et les additionneurs au niveau transistor, en choisissant le nombre d’ailettes et les types de seuil.

    Preuves qu’un client devrait attendre

    • Schémas
    • Simulations SPICE pré-layout sur les coins, couvrant setup, hold, rétention et marge de bruit
    • Statistiques de Monte-Carlo
    • Une comparaison avec la cellule équivalente de la bibliothèque de la fonderie
  4. Layout selon les règles de la fonderie

    Dessiner les cellules et les tranches de bits selon la grille et les règles de patterning de la fonderie, avec un accès aux broches prévu pour le routeur.

    Preuves qu’un client devrait attendre

    • Journaux DRC, LVS et ERC sans erreur, avec les versions des outils et des decks
    • Résultats de coloration et de densité
    • Chaque dérogation (waiver) listée, avec sa justification
  5. Extraction et simulation post-layout

    Extraire la résistance et la capacité du layout réel et simuler à nouveau, pour que les résultats reflètent le layout plutôt que le schéma.

    Preuves qu’un client devrait attendre

    • Un tableau comparant pré-layout et post-layout pour le délai et l’énergie
    • Les coins de parasites utilisés
    • Un relevé des modifications de layout apportées en conséquence
  6. Caractérisation de bibliothèques et modèles

    Produire les vues de timing, de consommation, physiques et fonctionnelles dont un flot numérique a besoin.

    Preuves qu’un client devrait attendre

    • Des fichiers Liberty avec les données de source de courant et de variation que le flot exige
    • Un abstract LEF et un modèle comportemental
    • Un rapport de qualité comparant les modèles à SPICE, avec la taille d’échantillon et la distribution des erreurs
  7. Intégration avec l’horloge et l’alimentation

    Placer les blocs sur mesure dans la puce et concevoir la distribution d’horloge et d’alimentation autour d’eux.

    Preuves qu’un client devrait attendre

    • Budgets et résultats de skew et de gigue
    • Rapports de chute IR statique et dynamique
    • Rapports d’EM à une activité et une température indiquées
    • Timing hiérarchique utilisant les modèles livrés
  8. Vérification et sign-off

    Montrer que le schéma met en œuvre le RTL, puis exécuter le sign-off complet de la fonderie avec des marges pour la variation et le vieillissement.

    Preuves qu’un client devrait attendre

    • Un rapport d’équivalence entre le RTL et le schéma, avec son périmètre et ses exclusions
    • Timing aux coins de sign-off, avec variation
    • Un rapport de marge pour le vieillissement et l’auto-échauffement
    • Une liste de contrôle de tape-out signée
  9. Corrélation avec le silicium

    Mesurer le silicium réel, le comparer aux modèles et réinjecter les écarts dans les bibliothèques et les marges.

    Preuves qu’un client devrait attendre

    • Données des moniteurs intégrés à la puce
    • Diagrammes de Shmoo et distributions de Vmin sur plusieurs plaquettes et coins de procédé
    • Un tableau comparant mesures et modèles, avec la taille d’échantillon

Les dessins illustrent le type de preuves à chaque étape. Les preuves issues de la fonderie sont partagées sous NDA lorsque l’accord de la fonderie l’exige.

Ce que nous avons fait

Deux tape-outs sur le 16 nm FinFET de TSMC.

D’une plaquette multiprojet à un jeu de masques complet, la méthode full-custom a été appliquée sur du silicium réel.

88cœurs

Plaquette multiprojet (navette)

Novembre 2018

200cœurs

Jeu de masques complet

Juin 2019

Tension de fonctionnement des échantillons de la navette

Échantillons de la navette mesurés à

0,36 V

Bien en dessous de la tension de cœur nominale du procédé.

Le cœur de calcul était full-custom ; le reste de chaque puce suivait un flot d’outils standard.

Ce que les travaux ont couvert

  • Cellules sur mesure

    Des bascules multibits et des additionneurs sur mesure ont été utilisés dans le cœur de calcul.

  • Bibliothèques basse tension

    Des bibliothèques de cellules de la fonderie ont été recaractérisées pour la basse tension.

  • Placement à la main

    Le cœur de calcul a été placé à la main.

  • Aboutement

    Les sous-blocs du cœur ont été aboutés sans cellules de bordure, avec un taux d’occupation du placement de 95 % au tape-out.

  • Sign-off

    Le timing et la chute IR ont été validés sur plusieurs coins.

  • Mise en service

    La mise en service a été réalisée par notre équipe, avec des partenaires externes pour la mise en boîtier et l’analyse.

Retour du silicium

Les mesures sur le silicium du jeu de masques complet ont alimenté la conception suivante, en affinant le choix des cellules et la marge de hold de la logique dynamique à ultra-basse tension.

7 nm et 6 nm

Compte direct de TSMC, nous sommes autorisés pour la conception FinFET en 7 nm et avons réalisé la conception full-custom d’une puce d’IA en 6 nm pour un grand client de l’IA.

Nœuds technologiques

Propriété intellectuelle

Brevets et topographies enregistrées

  • CN111308329B

    Brevet d’invention chinois

    Test et tri de puces à nombreux cœurs.

  • CN111294045B

    Brevet d’invention chinois

    Réduction du bruit de phase dans les boucles à verrouillage de phase à pompe de charge.

  • BS.185572790BS.195600134

    Topographies enregistrées

    Topographies de circuits intégrés enregistrées au nom de l’entreprise.

Un bloc qui pourrait en bénéficier ?

Envoyez-nous sa spécification et la répartition de son énergie et de sa surface, et nous vous répondrons.