언제 쓰는가
블록별로 내리는 선택.
풀 커스텀은 핵심 데이터패스 블록에 적용합니다. 칩의 나머지 부분은 표준 툴 플로를 따릅니다. 어떤 블록에 어떤 방식을 쓸지는 그 블록의 에너지와 면적이 실제로 어디에 쓰이는지에 따라 정합니다.
트랜지스터 수준 설계
이 칩을 위해 설계한 셀을 트랜지스터 수준의 레이아웃과 배선으로 구현하고, 특성화된 블록으로 묶습니다. 칩의 에너지나 면적을 좌우하는 핵심 데이터패스 블록에 씁니다.
프로젝트 전용 셀
파운드리 라이브러리에 프로젝트용으로 만든 몇 개의 셀을 더해 합성 로직과 섞어 씁니다. 더 나은 셀 몇 개로 이득을 보는 블록에 적합합니다.
합성
표준 셀 라이브러리와 자동 합성, 자동 배치·배선을 씁니다. 제어 로직, 인터페이스, 칩의 나머지 부분에 쓰며, 모든 맞춤형 블록을 측정하는 기준선이 됩니다.
트랜지스터 수준 설계의 모든 단계에서 회로도, 레이아웃, 추출, 사인오프 툴을 사용합니다.
설계가 실리콘으로 이어지는 과정다섯 가지 조건을 모두 갖추면 트랜지스터 수준 설계의 효과가 가장 큽니다.
- 소수의 셀 종류가 매우 많이 반복됩니다.
- 그 셀들이 칩 수준의 지표를 좌우할 만큼 에너지나 면적을 차지합니다.
- 기능이 충분히 안정되어 레이아웃을 다시 하지 않아도 됩니다.
- 같은 공정에 비교 기준이 될 합성 기준선이 있습니다.
- 프로젝트가 특성화와 실리콘 상관 분석을 감당할 수 있습니다.
그 밖의 경우에는 보통 프로젝트 전용 셀이나 합성이 더 효율적인 선택입니다.
방법론
아홉 단계. 각 단계는 다음 단계 전에 래치됩니다.
파이프라인은 각 단의 결과를 레지스터에 저장한 뒤에야 다음 단이 쓰게 합니다. 이 방법론은 증빙을 같은 방식으로 다룹니다. 단계는 증빙이 존재하고 고객이 읽을 수 있을 때 마무리됩니다.
적합성 판단과 파티셔닝
에너지와 면적이 실제로 어디에 쓰이는지를 바탕으로, 트랜지스터 수준 설계를 적용할 곳, 프로젝트 전용 셀을 쓸 곳, 합성으로 둘 곳을 블록별로 결정합니다.
고객이 받아 볼 증빙
- 각 블록의 면적과 전력 비중, 설계 방식의 근거를 담은 파티션 표
- 맞춤형으로 제안한 모든 블록의 합성 기준선
아키텍처와 데이터패스 정의
셀을 그리기 전에 파이프라인 깊이, 비트 슬라이스 구조, 클록 방식, 공급 전압 목표를 확정합니다.
고객이 받아 볼 증빙
- 실행 가능한 참조 모델과 테스트 벡터
- 가정을 명시한 비트 슬라이스별 지연, 에너지, 면적 예산
- 사인오프 코너 목록
회로와 셀 설계
래치, 플립플롭, 가산기를 트랜지스터 수준에서 설계하고 핀 수와 문턱 전압 유형을 선택합니다.
고객이 받아 볼 증빙
- 회로도
- 셋업, 홀드, 유지, 노이즈 마진을 포함한 코너 전반의 프리 레이아웃 SPICE
- 몬테카를로 통계
- 동등한 파운드리 라이브러리 셀과의 비교
파운드리 규칙에 따른 레이아웃
파운드리의 그리드와 패터닝 규칙에 맞춰 셀과 비트 슬라이스를 그리고, 라우터를 위한 핀 접근을 계획합니다.
고객이 받아 볼 증빙
- 툴과 덱 버전이 표기된 클린 DRC, LVS, ERC 로그
- 컬러링과 밀도 결과
- 사유를 적은 모든 웨이버 목록
추출과 포스트 레이아웃 시뮬레이션
실제 레이아웃에서 저항과 커패시턴스를 추출해 다시 시뮬레이션하므로, 결과가 회로도가 아닌 레이아웃을 반영합니다.
고객이 받아 볼 증빙
- 지연과 에너지의 프리 레이아웃 대 포스트 레이아웃 표
- 사용한 기생 코너
- 이에 따라 변경한 레이아웃 기록
라이브러리 특성화와 모델
디지털 플로에 필요한 타이밍, 전력, 물리, 기능 뷰를 만듭니다.
고객이 받아 볼 증빙
- 플로에 필요한 전류원 데이터와 변동 데이터를 담은 Liberty 파일
- LEF 추상 모델과 동작 모델
- 샘플 크기와 오차 분포를 포함해 모델을 SPICE와 비교한 QA 보고서
클록·전력과의 통합
맞춤형 블록을 칩에 배치하고 그에 맞춰 클록과 전력 공급을 설계합니다.
고객이 받아 볼 증빙
- 스큐와 지터 예산 및 결과
- 정적·동적 IR 드롭 보고서
- 명시한 활동률과 온도에서의 EM 보고서
- 납품 모델을 사용한 계층적 타이밍
검증과 사인오프
회로도가 RTL을 구현함을 보인 뒤, 변동과 노화에 대한 마진을 두고 파운드리 사인오프 전체를 수행합니다.
고객이 받아 볼 증빙
- 범위와 제외 항목을 명시한 RTL과 회로도의 등가성 보고서
- 변동을 포함한 사인오프 코너의 타이밍
- 노화와 자기 발열 마진 보고서
- 서명된 테이프아웃 체크리스트
실리콘 상관 분석
실제 실리콘을 측정해 모델과 비교하고, 차이를 라이브러리와 마진에 반영합니다.
고객이 받아 볼 증빙
- 온칩 모니터 데이터
- 웨이퍼와 공정 코너 전반의 Shmoo 플롯과 Vmin 분포
- 샘플 크기를 포함한 측정값 대 모델값 표
도면은 각 단계의 증빙 유형을 보여 주는 예시입니다. 파운드리에서 유래한 증빙은 파운드리 계약이 요구하는 경우 NDA에 따라 공유합니다.
풀 커스텀 서비스
당사가 해 온 일
TSMC 16 nm FinFET에서 두 차례 테이프아웃.
멀티 프로젝트 웨이퍼부터 풀 마스크 세트까지, 풀 커스텀 방법론을 실제 실리콘에 적용했습니다.
88코어
멀티 프로젝트 웨이퍼(셔틀)
2018년 11월
200코어
풀 마스크 세트
2019년 6월
셔틀 샘플의 동작 전압
셔틀 샘플 측정 전압
0.36 V
해당 공정의 공칭 코어 전압보다 훨씬 낮습니다.
연산 코어는 풀 커스텀으로, 각 칩의 나머지 부분은 표준 툴 플로로 구현했습니다.
작업 범위
맞춤형 셀
연산 코어에 맞춤형 멀티비트 플립플롭과 가산기를 사용했습니다.
저전압 라이브러리
파운드리 셀 라이브러리를 저전압에 맞춰 재특성화했습니다.
수동 배치
연산 코어를 수동으로 배치했습니다.
어버트먼트
코어 서브 블록을 바운더리 셀 없이 맞붙였으며, 테이프아웃 시 배치 활용률은 95%였습니다.
사인오프
여러 코너에 걸쳐 타이밍과 IR 드롭을 사인오프했습니다.
브링업
브링업은 당사 팀이 외부 패키징·분석 파트너와 함께 수행했습니다.
실리콘 피드백
풀 마스크 실리콘의 측정 결과를 후속 설계에 반영해, 초저전압 동적 로직의 셀 선택과 홀드 마진을 다듬었습니다.
7 nm와 6 nm
TSMC 직접 거래 고객으로서 7 nm FinFET 설계 승인을 받았으며, 선도적인 AI 고객사를 위해 6 nm AI 풀 커스텀 칩 설계를 수행했습니다.
공정 노드지식재산권
특허와 등록 레이아웃 설계
CN111308329B
중국 발명 특허
매니코어 칩의 테스트와 비닝.
CN111294045B
중국 발명 특허
차지 펌프 위상 고정 루프의 위상 잡음 감소.
BS.185572790BS.195600134
등록 레이아웃 설계
회사 명의로 등록한 집적회로 레이아웃.
효과를 볼 만한 블록이 있으십니까?
사양과 에너지·면적이 쓰이는 곳을 보내 주시면 답변드리겠습니다.