기술

쉬운 말로 풀어 쓴 칩 설계.

이 사이트에서 쓰는 ASIC부터 수율까지의 용어를 한두 문장으로 설명합니다.

용어

ASIC: 용도 특화 집적회로로, 범용이 아니라 하나의 제품이나 작업을 위해 설계한 칩입니다.
팹리스: 칩을 직접 설계하고, 제조는 파운드리에 맡기는 반도체 기업입니다.
파운드리: 다른 회사가 설계한 칩을 제조하는 기업입니다.
공정 노드: 파운드리 제조 기술의 한 세대입니다. 노드 이름에는 나노미터 단위를 쓰지만, 그 이름이 더는 칩의 특정 치수를 나타내지는 않습니다.
FinFET: 채널이 얇은 수직 핀 모양이고 게이트가 그 세 면을 감싸는 트랜지스터입니다. 이전의 평면 트랜지스터보다 누설 전류가 적습니다.
설계 키트(PDK): 파운드리의 공정 설계 키트로, 칩 설계의 기준이 되는 규칙, 소자 모델, 라이브러리를 담고 있습니다.
RTL: 레지스터 전송 수준. Verilog 같은 하드웨어 언어로 칩의 로직을 기술한 것입니다.
검증: 시뮬레이션과 정형 기법으로 RTL이 사양대로 동작함을 보이는 일입니다.
합성: RTL을 표준 셀로 이루어진 넷리스트로 바꾸는 일입니다.
넷리스트: 설계에 쓰인 셀과 그 사이의 연결을 나열한 목록입니다.
표준 셀: 게이트나 플립플롭처럼 미리 설계해 둔 작은 회로로, 합성된 설계는 이것들로 구성됩니다.
라이브러리 특성화: 표준 셀 라이브러리 특성화를 줄여 이르는 말로, 공정, 전압, 온도 조건에 걸쳐 셀을 시뮬레이션해 타이밍, 전력, 노이즈 모델을 추출하는 일입니다.
재특성화: 새로운 전압, 코너, 모델에 맞춰 파운드리 라이브러리의 모델을 다시 추출하는 일입니다.
풀 커스텀 설계: 칩의 지표를 좌우하는 블록의 회로와 레이아웃을 트랜지스터 수준에서 설계하는 일입니다.
수작업 넷리스트: 합성 툴의 범용 매핑을 거치지 않고 RTL을 맞춤형 셀에 매핑한 게이트 수준 넷리스트입니다.
수동 배치·배선: 툴이 아니라 엔지니어가 핵심 블록의 셀 위치와 배선을 결정합니다.
맞춤형 클록 트리: 툴의 클록 트리 합성으로 생성하지 않고 파이프라인이나 규칙적인 어레이의 구조에 맞춰 설계한 클록 분배입니다.
테스트 용이성 설계(DFT): 제조된 모든 칩을 테스트할 수 있도록 칩에 추가하는 구조입니다.
ATPG: 자동 테스트 패턴 생성. 생산 테스트에 쓰는 패턴을 만드는 소프트웨어입니다.
BIST: 내장 자체 테스트. 블록(주로 메모리)이 스스로를 테스트하게 해 주는 회로입니다.
물리 설계: 플로어플래닝, 배치, 클록 트리, 배선을 거쳐 넷리스트를 레이아웃으로 바꾸는 일입니다.
사인오프: 설계를 내보내기 전에 타이밍, 전력, 물리 규칙을 확인하는 최종 검사입니다.
GDSII: 완성된 레이아웃을 파운드리에 넘길 때 쓰는 파일 형식입니다.
테이프아웃: 완성된 설계를 제조를 위해 파운드리에 넘기는 일입니다.
멀티 프로젝트 웨이퍼(MPW): 여러 설계가 마스크 세트 하나와 그 비용을 나눠 쓰는 공동 제작 런입니다.
마스크 세트: 설계의 각 층을 웨이퍼에 패터닝하는 포토마스크 묶음입니다. 풀 마스크 세트는 하나의 설계만을 위해 제작합니다.
웨이퍼 테스트: 웨이퍼를 절단하기 전에 모든 다이를 테스트하는 일로, 칩 프로빙(CP)이라고도 합니다.
최종 테스트: 패키징된 칩을 사양에 따라 테스트하는 일입니다(FT).
수율: 제조된 다이나 칩 가운데 테스트를 통과한 비율입니다.
NPU: 신경망 처리 장치. 신경망 연산을 위한 가속기입니다.
SRAM: 정적 RAM. 칩 안에 내장된 고속 메모리입니다.
HBM: 고대역폭 메모리. 같은 패키지 안에서 프로세서 옆에 놓는 적층 DRAM입니다.
칩렛: 한 패키지에 결합되어 하나의 칩처럼 동작하는 여러 다이 중 하나입니다.
인터포저: 패키지 안에서 칩렛과 메모리를 연결하는 실리콘 또는 유기 소재 층입니다.