Công nghệ

Thiết kế chip, bằng ngôn ngữ dễ hiểu.

Các thuật ngữ được dùng trên website này, từ ASIC đến tỷ lệ thành phẩm, mỗi thuật ngữ được giải thích trong một hoặc hai câu.

Thuật ngữ

ASIC: Mạch tích hợp chuyên dụng (application-specific integrated circuit), loại chip được thiết kế cho một sản phẩm hoặc một nhiệm vụ thay vì cho mục đích chung.
Fabless: Công ty chip tự thiết kế chip và giao cho xưởng đúc chế tạo.
Xưởng đúc: Công ty chế tạo chip do bên khác thiết kế.
Nút tiến trình: Một thế hệ công nghệ chế tạo của xưởng đúc. Các nút được đặt tên theo đơn vị nanomet, nhưng tên gọi này không còn tương ứng với kích thước của bất kỳ chi tiết riêng lẻ nào trên chip.
FinFET: Loại transistor có kênh dẫn là một vây mỏng dựng đứng, được cực cổng bao quanh ở ba mặt. Loại này có dòng rò thấp hơn transistor phẳng thế hệ trước.
Bộ công cụ thiết kế (PDK): Bộ công cụ thiết kế tiến trình của xưởng đúc, gồm các quy tắc, mô hình linh kiện và thư viện mà chip phải tuân theo khi được thiết kế.
RTL: Mức truyền thanh ghi (register-transfer level), cách mô tả logic của chip bằng một ngôn ngữ phần cứng như Verilog.
Kiểm chứng: Chứng minh, bằng mô phỏng và phương pháp hình thức, rằng RTL thực hiện đúng những gì đặc tả yêu cầu.
Tổng hợp: Chuyển RTL thành một netlist gồm các cell chuẩn.
Netlist: Danh sách các cell trong một thiết kế và các kết nối giữa chúng.
Cell chuẩn: Một mạch nhỏ được thiết kế sẵn, như cổng logic hay flip-flop, dùng làm khối dựng cho các thiết kế được tổng hợp.
Đặc tính hóa thư viện: Mô phỏng các cell của thư viện cell chuẩn trên các điều kiện tiến trình, điện áp và nhiệt độ để trích xuất mô hình định thời, công suất và nhiễu.
Đặc tính hóa lại: Trích xuất lại các mô hình của thư viện xưởng đúc cho điện áp, góc hoặc mô hình mới.
Thiết kế full-custom: Thiết kế mạch và layout ở mức transistor, cho những khối quyết định các chỉ số của chip.
Netlist thủ công: Netlist mức cổng được ánh xạ từ RTL sang cell tùy chỉnh, thay vì qua ánh xạ chung của công cụ tổng hợp.
Đặt cell và đi dây thủ công: Kỹ sư, thay vì công cụ, quyết định vị trí cell và đường dây của các khối then chốt.
Cây xung nhịp tùy chỉnh: Mạng phân phối xung nhịp được thiết kế theo cấu trúc của pipeline hoặc mảng đều đặn, thay vì được tạo bằng tổng hợp cây xung nhịp trong công cụ.
Thiết kế hướng kiểm thử (DFT): Các cấu trúc được bổ sung vào chip để mọi linh kiện được chế tạo ra đều có thể được kiểm thử.
ATPG: Tạo mẫu kiểm thử tự động (automatic test pattern generation), phần mềm tạo ra các mẫu dùng trong kiểm thử sản xuất.
BIST: Tự kiểm thử tích hợp (built-in self-test), mạch cho phép một khối, thường là bộ nhớ, tự kiểm thử chính nó.
Thiết kế vật lý: Chuyển netlist thành layout, qua các bước lập floorplan, đặt cell, xây dựng cây xung nhịp và đi dây.
Ký duyệt (sign-off): Các bước kiểm tra cuối cùng về định thời, công suất và quy tắc vật lý trước khi thiết kế được chuyển đi.
GDSII: Định dạng tệp dùng để bàn giao layout hoàn chỉnh cho xưởng đúc.
Tape-out: Chuyển một thiết kế hoàn chỉnh cho xưởng đúc để chế tạo.
Wafer đa dự án (MPW): Một đợt chạy chung, trong đó nhiều thiết kế dùng chung một bộ mặt nạ và chia sẻ chi phí của bộ mặt nạ đó.
Bộ mặt nạ: Các mặt nạ quang dùng để tạo hình từng lớp của thiết kế trên wafer. Bộ mặt nạ đầy đủ được làm riêng cho một thiết kế duy nhất.
Kiểm thử wafer: Kiểm thử từng die trên wafer trước khi wafer được cắt, còn gọi là chip probing (CP).
Kiểm thử cuối: Kiểm thử linh kiện đã đóng gói theo đặc tả (FT).
Tỷ lệ thành phẩm: Tỷ lệ die hoặc linh kiện được chế tạo ra vượt qua kiểm thử.
NPU: Bộ xử lý nơ-ron (neural processing unit), bộ tăng tốc dành cho các phép tính số học của mạng nơ-ron.
SRAM: RAM tĩnh (static RAM), bộ nhớ tốc độ cao được tích hợp ngay trên chip.
HBM: Bộ nhớ băng thông cao (high-bandwidth memory), DRAM xếp chồng được đặt cạnh bộ xử lý trong cùng một vỏ đóng gói.
Chiplet: Một trong nhiều die được kết hợp trong cùng một vỏ đóng gói để hoạt động như một con chip.
Lớp trung gian (interposer): Lớp silicon hoặc vật liệu hữu cơ kết nối các chiplet và bộ nhớ bên trong một vỏ đóng gói.