技術

チップ設計を、わかりやすく。

当サイトで使う用語を、ASICから歩留まりまで、それぞれ一、二文で説明します。

用語

ASIC: 特定用途向け集積回路。汎用ではなく、特定の製品や用途のために設計されたチップです。
ファブレス: 自社でチップを設計し、製造をファウンドリに委託するチップ企業です。
ファウンドリ: 他社が設計したチップを製造する企業です。
プロセスノード: ファウンドリの製造技術の世代です。ノードはナノメートル単位で呼ばれますが、その数値はもはやチップのどの寸法にも対応していません。
FinFET: チャネルが薄く垂直なフィン状で、その三方をゲートが囲むトランジスターです。従来の平面型トランジスターよりもリークが少なくなります。
デザインキット（PDK）: ファウンドリのプロセスデザインキットです。チップ設計の基準となるルール、デバイスモデル、ライブラリをまとめたものです。
RTL: レジスター転送レベル。Verilogなどのハードウェア記述言語で、チップの論理を記述したものです。
検証: シミュレーションやフォーマル手法により、RTLが仕様どおりに動作することを示す作業です。
論理合成: RTLを、スタンダードセルで構成されたネットリストに変換することです。
ネットリスト: 設計に含まれるセルと、それらの間の接続を記したリストです。
スタンダードセル: ゲートやフリップフロップなど、あらかじめ設計された小さな回路です。論理合成した設計は、これらを組み合わせて構成されます。
ライブラリキャラクタライズ: スタンダードセルライブラリのキャラクタライズの略称です。セルをプロセス、電圧、温度の条件にわたってシミュレーションし、タイミング、電力、ノイズのモデルを抽出します。
再キャラクタライズ: 新しい電圧、コーナー、モデルに合わせて、ファウンドリのライブラリのモデルを再抽出することです。
フルカスタム設計: チップの指標を左右するブロックについて、回路とレイアウトをトランジスターレベルで設計することです。
手作業ネットリスト: 論理合成ツールの汎用マッピングを経ずに、RTLからカスタムセルへマッピングしたゲートレベルネットリストです。
手動配置配線: 主要ブロックのセル位置と配線を、ツールではなくエンジニアが決めることです。
カスタムクロックツリー: ツールのクロックツリー合成で生成せず、パイプラインや規則的なアレイの構造に合わせて設計するクロック分配です。
テスト容易化設計（DFT）: 製造したすべてのチップをテストできるように、チップに組み込む構造です。
ATPG: 自動テストパターン生成。生産テストで使うパターンを作成するソフトウェアです。
BIST: 組み込み自己テスト。ブロック（多くはメモリ）が自らをテストできるようにする回路です。
物理設計: フロアプランニング、配置、クロックツリー、配線を経て、ネットリストをレイアウトに変換することです。
サインオフ: 設計をリリースする前に行う、タイミング、電力、物理ルールの最終確認です。
GDSII: 完成したレイアウトをファウンドリに引き渡す際のファイル形式です。
テープアウト: 完成した設計を、製造のためにファウンドリへリリースすることです。
マルチプロジェクトウエハー（MPW）: 複数の設計が一つのマスクセットとその費用を分け合う、共有の製造ランです。
マスクセット: 設計の各層をウエハー上にパターン形成するフォトマスク一式です。フルマスクセットは、一つの設計のためだけに作られます。
ウエハーテスト: ウエハーをダイシングする前に、ウエハー上のすべてのダイをテストすることです。チッププロービング（CP）とも呼ばれます。
ファイナルテスト: パッケージ品を仕様に照らしてテストすること（FT）です。
歩留まり: 製造したダイやチップのうち、テストに合格したものの割合です。
NPU: ニューラルプロセッシングユニット。ニューラルネットワークの演算を担うアクセラレーターです。
SRAM: スタティックRAM。チップそのものに組み込まれた高速メモリです。
HBM: 広帯域メモリ。プロセッサーと同じパッケージ内で、その隣に配置される積層DRAMです。
チップレット: 一つのパッケージに複数のダイを組み合わせ、全体で一つのチップとして動作させる場合の、個々のダイです。
インターポーザー: パッケージ内でチップレットやメモリをつなぐ、シリコンまたは有機材料の層です。