เทคโนโลยี
การออกแบบชิป ด้วยภาษาที่เข้าใจง่าย
คำศัพท์ที่เว็บไซต์นี้ใช้ ตั้งแต่ ASIC จนถึงยีลด์ แต่ละคำอธิบายไว้ในหนึ่งหรือสองประโยค
คำศัพท์
- ASIC
- วงจรรวมเฉพาะทาง คือชิปที่ออกแบบขึ้นสำหรับผลิตภัณฑ์หรืองานใดงานหนึ่งโดยเฉพาะ ไม่ใช่เพื่อการใช้งานทั่วไป
- Fabless
- บริษัทชิปที่ออกแบบชิปเอง และว่าจ้างฟาวน์ดรีเป็นผู้ผลิต
- ฟาวน์ดรี (Foundry)
- บริษัทที่รับผลิตชิปซึ่งผู้อื่นเป็นผู้ออกแบบ
- โหนดกระบวนการผลิต (Process node)
- รุ่นของเทคโนโลยีการผลิตของฟาวน์ดรี โหนดตั้งชื่อเป็นหน่วยนาโนเมตร แต่ชื่อนั้นไม่ได้บอกขนาดของส่วนใดส่วนหนึ่งบนชิปอีกต่อไป
- FinFET
- ทรานซิสเตอร์ที่มีช่องนำกระแสเป็นครีบบางในแนวตั้ง โดยมีเกตหุ้มอยู่สามด้าน ทรานซิสเตอร์ชนิดนี้มีกระแสรั่วไหลน้อยกว่าทรานซิสเตอร์แบบระนาบรุ่นเก่า
- ชุดเครื่องมือออกแบบ (PDK)
- ชุดเครื่องมือออกแบบสำหรับกระบวนการผลิตของฟาวน์ดรี ประกอบด้วยกฎการออกแบบ แบบจำลองอุปกรณ์ และไลบรารี ที่ใช้อ้างอิงในการออกแบบชิป
- RTL
- ระดับการถ่ายโอนรีจิสเตอร์ คือการอธิบายลอจิกของชิปด้วยภาษาบรรยายฮาร์ดแวร์ เช่น Verilog
- การทวนสอบ (Verification)
- การแสดงให้เห็นด้วยการจำลองและวิธีเชิงรูปนัยว่า RTL ทำงานตามที่ข้อกำหนดระบุ
- การสังเคราะห์วงจร (Synthesis)
- การแปลง RTL ให้เป็นเน็ตลิสต์ของเซลล์มาตรฐาน
- เน็ตลิสต์ (Netlist)
- รายการเซลล์ในงานออกแบบและการเชื่อมต่อระหว่างเซลล์เหล่านั้น
- เซลล์มาตรฐาน (Standard cell)
- วงจรขนาดเล็กที่ออกแบบไว้ล่วงหน้า เช่น เกตหรือฟลิปฟล็อป ซึ่งใช้ประกอบเป็นงานออกแบบที่ผ่านการสังเคราะห์วงจร
- การวัดคุณลักษณะไลบรารี (library characterization)
- การจำลองเซลล์ของไลบรารีเซลล์มาตรฐานในสภาวะกระบวนการผลิต แรงดัน และอุณหภูมิต่าง ๆ เพื่อสกัดแบบจำลองไทมิง พลังงาน และสัญญาณรบกวน
- การวัดคุณลักษณะใหม่ (re-characterization)
- การสกัดแบบจำลองของไลบรารีฟาวน์ดรีอีกครั้งสำหรับแรงดัน คอร์เนอร์ หรือแบบจำลองใหม่
- การออกแบบฟูลคัสตอม (Full-custom design)
- การออกแบบวงจรและเลย์เอาต์ที่ระดับทรานซิสเตอร์ สำหรับบล็อกที่กำหนดตัวชี้วัดของชิป
- เน็ตลิสต์ที่จัดทำด้วยมือ (Hand-crafted netlist)
- เน็ตลิสต์ระดับเกตที่แมปจาก RTL ไปยังเซลล์ออกแบบเฉพาะ แทนการแมปทั่วไปของเครื่องมือสังเคราะห์วงจร
- การวางเซลล์และเดินสายด้วยมือ (Manual place and route)
- วิศวกรเป็นผู้กำหนดตำแหน่งเซลล์และการเดินสายของบล็อกสำคัญแทนเครื่องมือ
- โครงข่ายสัญญาณนาฬิกาออกแบบเฉพาะ (Custom clock tree)
- การกระจายสัญญาณนาฬิกาที่ออกแบบตามโครงสร้างของไปป์ไลน์หรืออาร์เรย์ที่เป็นระเบียบ แทนการสร้างด้วยการสังเคราะห์โครงข่ายสัญญาณนาฬิกาของเครื่องมือ
- การออกแบบเพื่อการทดสอบ (DFT)
- โครงสร้างที่เพิ่มเข้าไปในชิป เพื่อให้ทดสอบชิ้นงานที่ผลิตได้ทุกชิ้น
- ATPG
- การสร้างแพตเทิร์นทดสอบอัตโนมัติ คือซอฟต์แวร์ที่สร้างแพตเทิร์นซึ่งใช้ในการทดสอบระหว่างการผลิต
- BIST
- การทดสอบตัวเองในตัว คือวงจรที่ทำให้บล็อกหนึ่ง ซึ่งโดยมากเป็นหน่วยความจำ ทดสอบตัวเองได้
- การออกแบบเชิงกายภาพ (Physical design)
- การแปลงเน็ตลิสต์ให้เป็นเลย์เอาต์ ผ่านการทำฟลอร์แพลน การวางเซลล์ การสร้างโครงข่ายสัญญาณนาฬิกา และการเดินสาย
- การตรวจรับรอง (Sign-off)
- การตรวจขั้นสุดท้ายด้านไทมิง พลังงาน และกฎทางกายภาพ ก่อนปล่อยงานออกแบบ
- GDSII
- รูปแบบไฟล์ที่ใช้ส่งเลย์เอาต์ที่เสร็จสมบูรณ์ให้ฟาวน์ดรี
- เทปเอาต์ (Tape-out)
- การปล่อยงานออกแบบที่เสร็จสมบูรณ์ให้ฟาวน์ดรีเพื่อนำไปผลิต
- เวเฟอร์ร่วมหลายโครงการ (MPW)
- รอบการผลิตร่วมที่งานออกแบบหลายงานใช้ชุดมาสก์ชุดเดียวกันและแบ่งกันรับต้นทุน
- ชุดมาสก์ (Mask set)
- ชุดโฟโตมาสก์ที่ใช้สร้างลวดลายของแต่ละชั้นของงานออกแบบลงบนเวเฟอร์ ชุดมาสก์เต็มชุดทำขึ้นสำหรับงานออกแบบเพียงงานเดียว
- การทดสอบเวเฟอร์ (Wafer probe)
- การทดสอบไดทุกตัวบนเวเฟอร์ก่อนตัดเวเฟอร์ เรียกอีกอย่างว่า chip probing (CP)
- การทดสอบขั้นสุดท้าย (Final test)
- การทดสอบชิ้นงานที่บรรจุแพ็กเกจแล้วเทียบกับข้อกำหนด (FT)
- ยีลด์ (Yield)
- สัดส่วนของไดหรือชิ้นงานที่ผลิตแล้วซึ่งผ่านการทดสอบ
- NPU
- หน่วยประมวลผลโครงข่ายประสาทเทียม คือตัวเร่งการประมวลผลสำหรับงานคำนวณของโครงข่ายประสาทเทียม
- SRAM
- แรมแบบสถิต คือหน่วยความจำความเร็วสูงที่อยู่ภายในตัวชิปเอง
- HBM
- หน่วยความจำแบนด์วิดท์สูง คือ DRAM แบบซ้อนชั้นที่วางข้างโปรเซสเซอร์ภายในแพ็กเกจเดียวกัน
- ชิปเล็ต (Chiplet)
- ไดหนึ่งในหลายไดที่รวมไว้ในแพ็กเกจเดียวเพื่อทำงานเป็นชิปเดียว
- อินเทอร์โพเซอร์ (Interposer)
- ชั้นของซิลิคอนหรือวัสดุอินทรีย์ที่เชื่อมต่อชิปเล็ตและหน่วยความจำภายในแพ็กเกจ