บริการออกแบบ
การออกแบบระดับทรานซิสเตอร์สำหรับบล็อกเส้นทางข้อมูลวิกฤต
ในจุดที่เซลล์เพียงไม่กี่ชนิดถูกใช้ซ้ำเป็นจำนวนมาก และเป็นส่วนสำคัญของพลังงานหรือพื้นที่ของชิป วงจรและเลย์เอาต์จะออกแบบที่ระดับทรานซิสเตอร์ ได้แก่ เซลล์ออกแบบเฉพาะ การวัดคุณลักษณะไลบรารี เน็ตลิสต์ที่จัดทำด้วยมือ โครงข่ายสัญญาณนาฬิกาออกแบบเฉพาะ และการวางเซลล์และเดินสายด้วยมือ ส่วนที่เหลือของชิปยังคงใช้กระบวนการออกแบบด้วยเครื่องมือมาตรฐาน
จุดที่ใช้
บล็อกที่คุ้มค่ากับงานที่เพิ่มขึ้น
เส้นทางข้อมูล
เซลล์คำนวณและเซลล์ซีเควนเชียลในอาร์เรย์ที่เป็นระเบียบ โดยวางแผนการเดินสายไปพร้อมกับเซลล์
เซลล์ที่ใช้ซ้ำ
เซลล์ไม่กี่ชนิด ออกแบบเพียงครั้งเดียวแล้วใช้ซ้ำเป็นจำนวนมาก
ตรวจสอบเหมือนไลบรารี
บล็อกที่ออกแบบเฉพาะแต่ละบล็อกได้รับการตรวจสอบเทียบกับ RTL และวัดคุณลักษณะเช่นเดียวกับเซลล์ในไลบรารี
หน้าที่เกี่ยวข้อง
มีบล็อกที่ยังปิดงานไม่ได้หรือไม่
ส่งข้อกำหนดของบล็อกและผลลัพธ์ปัจจุบันมาให้เรา แล้วเราจะติดต่อกลับ