เทคโนโลยี
ระเบียบวิธีฟูลคัสตอม
เก้าขั้นตอน แต่ละขั้นตอนถูกแลตช์ไว้ก่อนขั้นตอนถัดไปจะเริ่ม พร้อมหลักฐานที่ลูกค้าอ่านได้
เมื่อใดจึงคุ้มค่าเมื่อเซลล์ไม่กี่ชนิดถูกใช้ซ้ำเป็นจำนวนมาก และมีสัดส่วนพลังงานหรือพื้นที่ของชิปมากพอที่จะส่งผลต่อทั้งชิป
เมื่อใดควรใช้
ตัดสินใจทีละบล็อก
ฟูลคัสตอมใช้กับบล็อกเส้นทางข้อมูลวิกฤต ส่วนที่เหลือของชิปใช้กระบวนการออกแบบด้วยเครื่องมือมาตรฐาน บล็อกใดจะใช้แนวทางใดขึ้นอยู่กับว่าพลังงานและพื้นที่ถูกใช้ไปที่ใดจริง
การออกแบบระดับทรานซิสเตอร์
เซลล์ที่ออกแบบสำหรับชิปนี้โดยเฉพาะ พร้อมเลย์เอาต์และการเดินสายระดับทรานซิสเตอร์ รวมเป็นบล็อกที่วัดคุณลักษณะแล้ว สำหรับบล็อกเส้นทางข้อมูลวิกฤตซึ่งเป็นส่วนสำคัญของพลังงานหรือพื้นที่ของชิป
เซลล์เฉพาะโครงการ
ไลบรารีของฟาวน์ดรีพร้อมเซลล์อีกไม่กี่ตัวที่ทำขึ้นสำหรับโครงการ ผสมอยู่ในลอจิกที่ผ่านการสังเคราะห์วงจร สำหรับบล็อกที่ได้ประโยชน์จากเซลล์ที่ดีกว่าเพียงไม่กี่ตัว
การสังเคราะห์วงจร
ไลบรารีเซลล์มาตรฐานพร้อมการสังเคราะห์วงจรและการวางเซลล์และเดินสายแบบอัตโนมัติ สำหรับลอจิกควบคุม อินเทอร์เฟซ และส่วนที่เหลือของชิป และเป็นค่าฐานที่ใช้วัดบล็อกที่ออกแบบเฉพาะทุกบล็อก
เครื่องมือด้านแผนผังวงจร เลย์เอาต์ การสกัดค่า และการตรวจรับรอง ทำงานในทุกขั้นตอนของการออกแบบระดับทรานซิสเตอร์
เส้นทางจากงานออกแบบสู่ชิปการออกแบบระดับทรานซิสเตอร์คุ้มค่าที่สุดเมื่อครบทั้งห้าข้อ
- เซลล์เพียงไม่กี่ชนิดถูกใช้ซ้ำเป็นจำนวนมาก
- เซลล์เหล่านั้นมีสัดส่วนพลังงานหรือพื้นที่ของชิปมากพอที่จะเปลี่ยนตัวชี้วัดระดับชิป
- ฟังก์ชันนิ่งพอที่จะไม่ต้องทำเลย์เอาต์ใหม่
- มีค่าฐานจากการสังเคราะห์วงจรบนกระบวนการผลิตเดียวกันไว้ใช้เปรียบเทียบ
- โครงการมีงบประมาณสำหรับการวัดคุณลักษณะและการเทียบผลกับซิลิคอน
ในกรณีอื่น เซลล์เฉพาะโครงการหรือการสังเคราะห์วงจรมักเป็นทางเลือกที่มีประสิทธิภาพกว่า
ระเบียบวิธี
เก้าขั้นตอน แต่ละขั้นตอนถูกแลตช์ไว้ก่อนเริ่มขั้นตอนถัดไป
ไปป์ไลน์เก็บผลลัพธ์ของแต่ละขั้นไว้ในรีจิสเตอร์ก่อนที่ขั้นถัดไปจะนำไปใช้ได้ ระเบียบวิธีนี้ปฏิบัติต่อหลักฐานในลักษณะเดียวกัน ขั้นตอนหนึ่งจะปิดเมื่อมีหลักฐานแล้ว และลูกค้าอ่านหลักฐานนั้นได้
การประเมินความเหมาะสมและการแบ่งส่วน
ตัดสินใจทีละบล็อกว่าส่วนใดใช้การออกแบบระดับทรานซิสเตอร์ ส่วนใดใช้เซลล์เฉพาะโครงการ และส่วนใดคงการสังเคราะห์วงจรไว้ โดยดูจากการใช้พลังงานและพื้นที่จริง
หลักฐานที่ลูกค้าควรคาดหวัง
- ตารางการแบ่งส่วนที่ระบุสัดส่วนพื้นที่และพลังงานของแต่ละบล็อก และเหตุผลของรูปแบบการออกแบบ
- ค่าฐานจากการสังเคราะห์วงจรสำหรับทุกบล็อกที่เสนอให้ออกแบบเฉพาะ
การกำหนดสถาปัตยกรรมและเส้นทางข้อมูล
กำหนดความลึกของไปป์ไลน์ โครงสร้างบิตสไลซ์ รูปแบบสัญญาณนาฬิกา และเป้าหมายแรงดันไฟเลี้ยง ก่อนวาดเซลล์ใด ๆ
หลักฐานที่ลูกค้าควรคาดหวัง
- แบบจำลองอ้างอิงที่รันได้ และเวกเตอร์ทดสอบ
- งบประมาณดีเลย์ พลังงาน และพื้นที่ของแต่ละบิตสไลซ์ พร้อมระบุสมมติฐาน
- รายการคอร์เนอร์สำหรับการตรวจรับรอง
การออกแบบวงจรและเซลล์
ออกแบบแลตช์ ฟลิปฟล็อป และตัวบวกที่ระดับทรานซิสเตอร์ พร้อมเลือกจำนวนฟินและชนิดแรงดันเทรชโฮลด์
หลักฐานที่ลูกค้าควรคาดหวัง
- แผนผังวงจร
- ผล SPICE ก่อนเลย์เอาต์ในคอร์เนอร์ต่าง ๆ ครอบคลุม setup, hold, retention และส่วนเผื่อสัญญาณรบกวน
- สถิติมอนเตการ์โล
- การเปรียบเทียบกับเซลล์เทียบเท่าในไลบรารีของฟาวน์ดรี
เลย์เอาต์ตามกฎของฟาวน์ดรี
วาดเซลล์และบิตสไลซ์ตามกริดและกฎการสร้างลวดลายของฟาวน์ดรี โดยวางแผนการเข้าถึงพินสำหรับเครื่องมือเดินสาย
หลักฐานที่ลูกค้าควรคาดหวัง
- บันทึก DRC, LVS และ ERC ที่ไม่มีข้อผิดพลาด พร้อมเวอร์ชันของเครื่องมือและเด็ค
- ผลการกำหนดสีและความหนาแน่น
- รายการข้อยกเว้นทุกข้อ พร้อมเหตุผล
การสกัดค่าและการจำลองหลังเลย์เอาต์
สกัดค่าความต้านทานและความจุจากเลย์เอาต์จริง แล้วจำลองอีกครั้ง เพื่อให้ผลลัพธ์สะท้อนเลย์เอาต์ ไม่ใช่แผนผังวงจร
หลักฐานที่ลูกค้าควรคาดหวัง
- ตารางเปรียบเทียบดีเลย์และพลังงาน ก่อนและหลังเลย์เอาต์
- คอร์เนอร์ปรสิตที่ใช้
- บันทึกการแก้ไขเลย์เอาต์ที่ทำตามผลลัพธ์นั้น
การวัดคุณลักษณะไลบรารีและแบบจำลอง
จัดทำมุมมองด้านไทมิง พลังงาน กายภาพ และฟังก์ชัน ที่กระบวนการออกแบบดิจิทัลต้องใช้
หลักฐานที่ลูกค้าควรคาดหวัง
- ไฟล์ Liberty พร้อมข้อมูลแหล่งกระแสและความแปรปรวนที่กระบวนการต้องใช้
- LEF abstract และแบบจำลองเชิงพฤติกรรม
- รายงาน QA ที่เปรียบเทียบแบบจำลองกับ SPICE พร้อมขนาดตัวอย่างและการกระจายของความคลาดเคลื่อน
การรวมเข้ากับสัญญาณนาฬิกาและพลังงาน
วางบล็อกที่ออกแบบเฉพาะลงในชิป แล้วออกแบบการกระจายสัญญาณนาฬิกาและพลังงานรอบบล็อกเหล่านั้น
หลักฐานที่ลูกค้าควรคาดหวัง
- งบประมาณและผลลัพธ์ของ skew และ jitter
- รายงาน IR drop แบบสถิตและแบบพลวัต
- รายงาน EM ที่ระดับแอกทิวิตีและอุณหภูมิที่ระบุ
- ไทมิงแบบลำดับชั้น โดยใช้แบบจำลองที่ส่งมอบ
การทวนสอบและการตรวจรับรอง
แสดงให้เห็นว่าแผนผังวงจรตรงกับ RTL จากนั้นทำการตรวจรับรองตามข้อกำหนดของฟาวน์ดรีอย่างครบถ้วน โดยมีส่วนเผื่อสำหรับความแปรปรวนและการเสื่อมตามอายุ
หลักฐานที่ลูกค้าควรคาดหวัง
- รายงานความสมมูลระหว่าง RTL กับแผนผังวงจร พร้อมขอบเขตและข้อยกเว้น
- ไทมิงที่คอร์เนอร์การตรวจรับรอง โดยรวมความแปรปรวน
- รายงานส่วนเผื่อด้านการเสื่อมตามอายุและความร้อนในตัว
- รายการตรวจสอบเทปเอาต์ที่ลงนามแล้ว
การเทียบผลกับซิลิคอน
วัดผลจากซิลิคอนจริง เปรียบเทียบกับแบบจำลอง แล้วป้อนความแตกต่างกลับเข้าไปในไลบรารีและส่วนเผื่อ
หลักฐานที่ลูกค้าควรคาดหวัง
- ข้อมูลจากวงจรตรวจวัดบนชิป
- กราฟ Shmoo และการกระจายของ Vmin ข้ามเวเฟอร์และคอร์เนอร์ของกระบวนการผลิต
- ตารางเปรียบเทียบค่าที่วัดได้กับค่าจากแบบจำลอง พร้อมขนาดตัวอย่าง
ภาพวาดแสดงประเภทของหลักฐานในแต่ละขั้นตอน หลักฐานที่มาจากข้อมูลของฟาวน์ดรีจะแบ่งปันภายใต้สัญญารักษาความลับ ในกรณีที่ข้อตกลงกับฟาวน์ดรีกำหนด
บริการฟูลคัสตอม
สิ่งที่เราได้ทำมา
เทปเอาต์สองครั้งบน 16 nm FinFET ของ TSMC
จากเวเฟอร์ร่วมหลายโครงการสู่ชุดมาสก์เต็มชุด ระเบียบวิธีฟูลคัสตอมได้ถูกนำไปใช้บนซิลิคอนจริง
88คอร์
เวเฟอร์ร่วมหลายโครงการ (ชัตเทิล)
พฤศจิกายน 2018
200คอร์
ชุดมาสก์เต็มชุด
มิถุนายน 2019
แรงดันใช้งานบนตัวอย่างจากชัตเทิล
ตัวอย่างจากชัตเทิลวัดได้ที่
0.36 V
ต่ำกว่าแรงดันคอร์ตามพิกัดของกระบวนการผลิตอย่างมาก
คอร์ประมวลผลออกแบบแบบฟูลคัสตอม ส่วนที่เหลือของชิปแต่ละตัวใช้กระบวนการออกแบบด้วยเครื่องมือมาตรฐาน
ขอบเขตของงาน
เซลล์ออกแบบเฉพาะ
ใช้ฟลิปฟล็อปหลายบิตและตัวบวกที่ออกแบบเฉพาะในคอร์ประมวลผล
ไลบรารีแรงดันต่ำ
วัดคุณลักษณะไลบรารีเซลล์ของฟาวน์ดรีใหม่สำหรับแรงดันต่ำ (re-characterization)
การวางเซลล์ด้วยมือ
วางเซลล์ของคอร์ประมวลผลด้วยมือ
การวางชิดกัน
วางบล็อกย่อยของคอร์ชิดกันโดยไม่มีเซลล์ขอบ ด้วยอัตราการใช้พื้นที่วางเซลล์ 95% ณ เวลาเทปเอาต์
การตรวจรับรอง
ตรวจรับรองไทมิงและ IR drop ในหลายคอร์เนอร์
การทดสอบเปิดใช้งาน
ทีมของเราเป็นผู้ทดสอบเปิดใช้งาน โดยมีพาร์ตเนอร์ภายนอกด้านการบรรจุภัณฑ์และการวิเคราะห์
ข้อมูลป้อนกลับจากซิลิคอน
ผลการวัดจากซิลิคอนชุดมาสก์เต็มชุดถูกนำไปใช้ในงานออกแบบที่ตามมา เพื่อปรับการเลือกเซลล์และส่วนเผื่อ hold ของลอจิกแบบไดนามิกที่แรงดันต่ำมาก
7 nm และ 6 nm
ในฐานะลูกค้าบัญชีตรงของ TSMC เราได้รับอนุญาตให้ออกแบบ 7 nm FinFET และได้ดำเนินการออกแบบชิป AI แบบฟูลคัสตอมที่ 6 nm ให้แก่ลูกค้าชั้นนำด้าน AI รายหนึ่ง
โหนดกระบวนการผลิตทรัพย์สินทางปัญญา
สิทธิบัตรและแบบผังภูมิที่จดทะเบียน
CN111308329B
สิทธิบัตรการประดิษฐ์ของจีน
การทดสอบและการคัดแยกเกรดชิปแบบ many-core
CN111294045B
สิทธิบัตรการประดิษฐ์ของจีน
การลดสัญญาณรบกวนเฟสในวงจรล็อกเฟสแบบชาร์จปั๊ม
BS.185572790BS.195600134
แบบผังภูมิที่จดทะเบียน
แบบผังภูมิของวงจรรวมที่จดทะเบียนในนามของบริษัท
มีบล็อกที่อาจได้ประโยชน์หรือไม่
ส่งข้อกำหนดของบล็อก พร้อมข้อมูลการใช้พลังงานและพื้นที่มาให้เรา แล้วเราจะติดต่อกลับ