Full-Custom-Methodik

1. 01

   Eignung und Partitionierung

   Block für Block entscheiden, was auf Transistorebene entworfen wird, was projektspezifische Zellen nutzt und was synthetisiert bleibt, je nachdem, wohin Energie und Fläche tatsächlich gehen.

   Nachweise, die ein Kunde erwarten sollte

   • Eine Partitionierungstabelle mit dem Flächen- und Leistungsanteil jedes Blocks und der Begründung für seinen Designstil
   • Eine synthetisierte Referenz für jeden als Custom vorgeschlagenen Block
2. 02

   Architektur und Datenpfaddefinition

   Pipeline-Tiefe, Bit-Slice-Struktur, Taktschema und Versorgungsziel festlegen, bevor eine Zelle gezeichnet wird.

   Nachweise, die ein Kunde erwarten sollte

   • Ein ausführbares Referenzmodell und Testvektoren
   • Ein Budget für Verzögerung, Energie und Fläche je Bit-Slice, mit offengelegten Annahmen
   • Die Liste der Sign-off-Corners
3. 03

   Schaltungs- und Zelldesign

   Latches, Flipflops und Addierer auf Transistorebene entwerfen und dabei Finnenzahl und Schwellspannungstypen wählen.

   Nachweise, die ein Kunde erwarten sollte

   • Schaltpläne
   • Pre-Layout-SPICE über die Corners, mit Setup, Hold, Retention und Störabstand
   • Monte-Carlo-Statistiken
   • Ein Vergleich mit der entsprechenden Zelle der Foundry-Bibliothek
4. 04

   Layout nach Foundry-Regeln

   Zellen und Bit-Slices nach dem Raster und den Patterning-Regeln der Foundry zeichnen, mit für den Router geplantem Pin-Zugang.

   Nachweise, die ein Kunde erwarten sollte

   • Fehlerfreie DRC-, LVS- und ERC-Protokolle, mit Tool- und Deck-Versionen
   • Ergebnisse zu Coloring und Dichte
   • Jeder Waiver aufgeführt, mit Begründung
5. 05

   Extraktion und Post-Layout-Simulation

   Widerstand und Kapazität aus dem realen Layout extrahieren und erneut simulieren, damit die Ergebnisse das Layout abbilden und nicht den Schaltplan.

   Nachweise, die ein Kunde erwarten sollte

   • Eine Tabelle Pre-Layout gegen Post-Layout für Verzögerung und Energie
   • Die verwendeten Parasitik-Corners
   • Ein Protokoll der daraufhin vorgenommenen Layoutänderungen
6. 06

   Bibliothekscharakterisierung und Modelle

   Die Views für Timing, Leistungsaufnahme, physische Daten und Funktion erzeugen, die ein digitaler Flow braucht.

   Nachweise, die ein Kunde erwarten sollte

   • Liberty-Dateien mit den Stromquellen- und Variationsdaten, die der Flow benötigt
   • Ein LEF-Abstract und ein Verhaltensmodell
   • Ein QA-Bericht, der die Modelle mit SPICE vergleicht, mit Stichprobengröße und Fehlerverteilung
7. 07

   Integration mit Takt und Versorgung

   Die Custom-Blöcke im Chip platzieren und Taktverteilung und Stromversorgung um sie herum entwerfen.

   Nachweise, die ein Kunde erwarten sollte

   • Skew- und Jitter-Budgets und -Ergebnisse
   • Berichte zum statischen und dynamischen IR-Drop
   • EM-Berichte bei angegebener Aktivität und Temperatur
   • Hierarchisches Timing mit den gelieferten Modellen
8. 08

   Verifikation und Sign-off

   Zeigen, dass der Schaltplan das RTL umsetzt, dann den vollständigen Foundry-Sign-off mit Margen für Variation und Alterung durchführen.

   Nachweise, die ein Kunde erwarten sollte

   • Ein Äquivalenzbericht zwischen RTL und Schaltplan, mit Umfang und Ausschlüssen
   • Timing an den Sign-off-Corners, mit Variation
   • Ein Bericht zu den Margen für Alterung und Selbsterwärmung
   • Eine unterzeichnete Tape-out-Checkliste
9. 09

   Silizium-Korrelation

   Echtes Silizium messen, es mit den Modellen vergleichen und die Abweichungen in die Bibliotheken und Margen zurückführen.

   Nachweise, die ein Kunde erwarten sollte

   • Daten von On-Chip-Monitoren
   • Shmoo-Plots und Vmin-Verteilungen über Wafer und Prozess-Corners hinweg
   • Eine Tabelle gemessen gegen modelliert, mit Stichprobengröße

Die Zeichnungen zeigen die Art der Nachweise auf jeder Stufe. Von der Foundry abgeleitete Nachweise werden unter NDA weitergegeben, wenn die Vereinbarung mit der Foundry das verlangt.