Технологии
Методология полностью заказного проектирования
Девять этапов: каждый «защёлкивается» до начала следующего и сопровождается подтверждающими материалами, которые может прочитать заказчик.
Когда это оправданоТам, где несколько типов ячеек повторяются очень много раз и на них приходится достаточная доля энергопотребления или площади, чтобы повлиять на весь чип.
Когда применять
Решение принимается поблочно.
Полностью заказное проектирование применяется к критическим блокам тракта данных. Остальная часть чипа идёт по стандартному инструментальному маршруту. Какой подход получит тот или иной блок, зависит от того, на что на самом деле уходят его энергия и площадь.
Проектирование на уровне транзисторов
Ячейки, спроектированные для этого чипа, с топологией и трассировкой на уровне транзисторов, оформленные как охарактеризованный блок. Для критических блоков тракта данных, определяющих энергопотребление или площадь чипа.
Ячейки для конкретного проекта
Библиотека фабрики и несколько созданных для проекта ячеек, размещённых среди синтезированной логики. Для блоков, которым полезно несколько более удачных ячеек.
Синтез
Библиотека стандартных ячеек с автоматическим синтезом, размещением и трассировкой. Для управляющей логики, интерфейсов и остальной части чипа, а также как базовый вариант, с которым сравнивается каждый заказной блок.
Инструменты для схем, топологии, экстракции и финальной проверки работают на каждом шаге проектирования на уровне транзисторов.
Как проект превращается в чипПроектирование на уровне транзисторов окупается лучше всего, когда выполняются все пять условий.
- Небольшое число типов ячеек повторяется очень много раз.
- На эти ячейки приходится достаточная доля энергопотребления или площади чипа, чтобы повлиять на показатель всего чипа.
- Функция достаточно стабильна, чтобы топологию не пришлось переделывать.
- Есть синтезированный базовый вариант на том же техпроцессе, с которым можно сравнивать.
- Проект может позволить себе характеризацию и корреляцию с кремнием.
В остальных случаях обычно эффективнее ячейки для конкретного проекта или синтез.
Метод
Девять этапов: каждый «защёлкивается» до начала следующего.
Конвейер сохраняет результат каждой ступени в регистре, прежде чем им сможет воспользоваться следующая ступень. Этот метод так же обращается с подтверждающими материалами. Этап закрывается, когда его подтверждающие материалы существуют и заказчик может их прочитать.
Применимость и разбиение на блоки
Поблочно решается, что проектируется на уровне транзисторов, что использует ячейки для конкретного проекта, а что остаётся синтезированным, исходя из того, на что на самом деле уходят энергия и площадь.
Подтверждающие материалы, которых следует ожидать заказчику
- Таблица разбиения с долей площади и энергопотребления каждого блока и обоснованием выбранного подхода к проектированию
- Синтезированный базовый вариант для каждого блока, предложенного как заказной
Определение архитектуры и тракта данных
Глубина конвейера, структура битовых срезов, схема тактирования и целевое напряжение питания фиксируются до того, как будет нарисована хотя бы одна ячейка.
Подтверждающие материалы, которых следует ожидать заказчику
- Исполняемая эталонная модель и тестовые векторы
- Бюджет задержки, энергии и площади для каждого битового среза с указанием допущений
- Список углов финальной проверки
Проектирование схем и ячеек
Защёлки, триггеры и сумматоры проектируются на уровне транзисторов, с выбором числа рёбер и типов порогового напряжения.
Подтверждающие материалы, которых следует ожидать заказчику
- Принципиальные схемы
- Дотопологическое моделирование SPICE по углам, включая время предустановки и удержания, сохранение состояния и запас по шуму
- Статистика по методу Монте-Карло
- Сравнение с равноценной ячейкой библиотеки фабрики
Топология по правилам фабрики
Ячейки и битовые срезы рисуются по сетке и правилам формирования рисунка фабрики, а доступ к выводам планируется с учётом трассировщика.
Подтверждающие материалы, которых следует ожидать заказчику
- Чистые журналы DRC, LVS и ERC с версиями инструментов и наборов правил
- Результаты раскраски и проверки плотности
- Перечень всех исключений с указанием причин
Экстракция и послетопологическое моделирование
Сопротивления и ёмкости извлекаются из реальной топологии, и моделирование повторяется, чтобы результаты отражали топологию, а не схему.
Подтверждающие материалы, которых следует ожидать заказчику
- Таблица сравнения дотопологических и послетопологических значений задержки и энергии
- Использованные углы по паразитным параметрам
- Запись изменений топологии, внесённых по результатам
Характеризация библиотек и модели
Подготавливаются временные, энергетические, физические и функциональные представления, необходимые цифровому маршруту.
Подтверждающие материалы, которых следует ожидать заказчику
- Файлы Liberty с данными о токовых источниках и вариациях, которые требуются маршруту
- Абстракт LEF и поведенческая модель
- Отчёт о контроле качества со сравнением моделей со SPICE, объёмом выборки и распределением ошибок
Интеграция с синхронизацией и питанием
Заказные блоки размещаются в чипе, а подача тактового сигнала и питания проектируется вокруг них.
Подтверждающие материалы, которых следует ожидать заказчику
- Бюджеты и результаты по перекосу и джиттеру
- Отчёты о статическом и динамическом падении напряжения (IR drop)
- Отчёты по электромиграции при указанных активности и температуре
- Иерархический временной анализ с поставленными моделями
Верификация и финальная проверка
Показывается, что схема реализует RTL, затем проводится полная финальная проверка по требованиям фабрики с запасами на вариации и старение.
Подтверждающие материалы, которых следует ожидать заказчику
- Отчёт об эквивалентности RTL и схемы с указанием охвата и исключений
- Временные характеристики в углах финальной проверки с учётом вариаций
- Отчёт о запасах на старение и саморазогрев
- Подписанный чек-лист тейп-аута
Корреляция с кремнием
Реальные кристаллы измеряются и сравниваются с моделями, а расхождения возвращаются в библиотеки и запасы.
Подтверждающие материалы, которых следует ожидать заказчику
- Данные встроенных мониторов
- Shmoo-диаграммы и распределения Vmin по пластинам и технологическим углам
- Таблица сравнения измеренных и смоделированных значений с указанием объёма выборки
Рисунки показывают, какие материалы появляются на каждом этапе. Материалы, основанные на данных фабрики, передаются в рамках NDA, если этого требует соглашение с фабрикой.
Услуги полностью заказного проектирования
Что мы сделали
Два тейп-аута по техпроцессу TSMC 16 нм FinFET.
От мультипроектной пластины до полного комплекта фотошаблонов: метод полностью заказного проектирования применён на реальном кремнии.
88ядер
Мультипроектная пластина (шаттл)
Ноябрь 2018 года
200ядер
Полный комплект фотошаблонов
Июнь 2019 года
Рабочее напряжение на образцах с шаттла
Образцы с шаттла измерены при
0,36 В
Значительно ниже номинального напряжения ядра для этого техпроцесса.
Вычислительное ядро было полностью заказным; остальная часть каждого чипа шла по стандартному инструментальному маршруту.
Что охватывала работа
Заказные ячейки
В вычислительном ядре применялись заказные многобитные триггеры и сумматоры.
Низковольтные библиотеки
Библиотеки ячеек фабрики были заново охарактеризованы для низкого напряжения (повторная характеризация).
Ручное размещение
Вычислительное ядро размещалось вручную.
Стыковка
Подблоки ядра стыковались без граничных ячеек; на момент тейп-аута заполнение при размещении составляло 95%.
Финальная проверка
Временные характеристики и падение напряжения (IR drop) прошли финальную проверку в нескольких углах.
Первичный запуск
Первичный запуск выполняла наша команда, с привлечением внешних партнёров по корпусированию и анализу.
Обратная связь от кремния
Измерения кристаллов с полного комплекта фотошаблонов были учтены в следующем проекте: уточнены выбор ячеек и запас по удержанию для динамической логики при сверхнизком напряжении.
7 и 6 нм
Как прямой клиент TSMC, мы имеем разрешение на проектирование по 7 нм FinFET и выполнили для ведущего заказчика в сфере ИИ полностью заказное проектирование ИИ-чипа на 6 нм.
ТехпроцессыИнтеллектуальная собственность
Патенты и зарегистрированные топологии
CN111308329B
Китайский патент на изобретение
Тестирование и сортировка многоядерных чипов.
CN111294045B
Китайский патент на изобретение
Снижение фазового шума в петлях ФАПЧ с зарядовым насосом.
BS.185572790BS.195600134
Зарегистрированные топологии
Топологии интегральных микросхем, зарегистрированные на имя компании.
Есть блок, которому это может помочь?
Пришлите его спецификацию и данные о том, на что уходят его энергия и площадь, и мы ответим.