Technologie
Full-custommethodiek
Negen fasen, elke fase vastgelegd voordat de volgende begint, met bewijs dat een klant kan lezen.
Waar het loontWaar een paar celtypen heel vaak terugkomen en genoeg van de energie of het oppervlak van een chip voor hun rekening nemen om de hele chip te beïnvloeden.
Wanneer te gebruiken
Een keuze per blok.
Full-customontwerp geldt voor de kritieke datapadblokken. De rest van een chip gebruikt een standaard toolflow. Welk blok welke behandeling krijgt, hangt af van waar de energie en het oppervlak werkelijk naartoe gaan.
Ontwerp op transistorniveau
Cellen die voor deze chip zijn ontworpen, met layout en bedrading op transistorniveau, samengebracht in een gekarakteriseerd blok. Voor de kritieke datapadblokken die de energie of het oppervlak van de chip voor hun rekening nemen.
Projectspecifieke cellen
Een foundrybibliotheek plus een paar cellen die voor het project zijn gemaakt, gemengd met gesynthetiseerde logica. Voor blokken die baat hebben bij een paar betere cellen.
Synthese
Een standaardcelbibliotheek met geautomatiseerde synthese en plaatsing en routing. Voor besturingslogica, interfaces en de rest van de chip, en als de baseline waartegen elk blok op maat wordt gemeten.
Bij elke stap van ontwerp op transistorniveau draaien tools voor schema, layout, extractie en sign-off.
Hoe een ontwerp tot silicium komtOntwerp op transistorniveau loont het meest als aan alle vijf wordt voldaan.
- Een klein aantal celtypen komt zeer vaak terug.
- Die cellen nemen genoeg van de energie of het oppervlak van de chip voor hun rekening om de metriek op chipniveau te beïnvloeden.
- De functie is stabiel genoeg om de layout niet opnieuw te hoeven doen.
- Er is een gesynthetiseerde baseline op hetzelfde proces om tegen te meten.
- Het project kan karakterisering en siliciumcorrelatie betalen.
In andere gevallen zijn projectspecifieke cellen of synthese meestal de efficiëntere keuze.
De methode
Negen fasen, elke fase vastgelegd vóór de volgende.
Een pipeline slaat het resultaat van elke fase op in een register voordat de volgende fase het mag gebruiken. Deze methode behandelt bewijs op dezelfde manier. Een fase is afgesloten als het bewijs ervan bestaat en een klant het kan lezen.
Geschiktheid en partitionering
Bepaal per blok wat ontwerp op transistorniveau krijgt, wat projectspecifieke cellen gebruikt en wat gesynthetiseerd blijft, op basis van waar energie en oppervlak werkelijk naartoe gaan.
Bewijs dat een klant mag verwachten
- Een partitietabel met het aandeel van elk blok in oppervlak en vermogen, en de reden voor de ontwerpstijl
- Een gesynthetiseerde baseline voor elk blok dat als maatwerk wordt voorgesteld
Definitie van architectuur en datapad
Leg de pipelinediepte, de bit-slice-structuur, het klokschema en de beoogde voeding vast voordat er een cel wordt getekend.
Bewijs dat een klant mag verwachten
- Een uitvoerbaar referentiemodel en testvectoren
- Een budget voor vertraging, energie en oppervlak per bit slice, met de aannames erbij
- De lijst met sign-off-corners
Schakelings- en celontwerp
Ontwerp latches, flipflops en optellers op transistorniveau, met de keuze van het aantal vinnen en de drempeltypen.
Bewijs dat een klant mag verwachten
- Schema's
- Pre-layout-SPICE over alle corners, voor setup, hold, retentie en ruismarge
- Monte-Carlostatistieken
- Een vergelijking met de gelijkwaardige cel uit de foundrybibliotheek
Layout volgens foundryregels
Teken cellen en bit slices op het raster en volgens de patterningregels van de foundry, met pintoegang gepland voor de router.
Bewijs dat een klant mag verwachten
- Foutvrije DRC-, LVS- en ERC-logs, met de versies van tools en decks
- Resultaten voor kleuring en dichtheid
- Elke waiver vermeld, met de reden
Extractie en post-layoutsimulatie
Haal weerstand en capaciteit uit de echte layout en simuleer opnieuw, zodat de resultaten de layout weerspiegelen en niet het schema.
Bewijs dat een klant mag verwachten
- Een tabel pre-layout tegenover post-layout voor vertraging en energie
- De gebruikte parasitaire corners
- Een overzicht van de layoutwijzigingen die daarop zijn doorgevoerd
Bibliotheekkarakterisering en modellen
Maak de timing-, vermogens-, fysieke en functionele views die een digitale flow nodig heeft.
Bewijs dat een klant mag verwachten
- Liberty-bestanden met de current-source- en variatiedata die de flow vereist
- Een LEF-abstract en een gedragsmodel
- Een QA-rapport dat de modellen vergelijkt met SPICE, met steekproefgrootte en foutverdeling
Integratie met klok en voeding
Plaats de blokken op maat in de chip en ontwerp de klok- en voedingsdistributie eromheen.
Bewijs dat een klant mag verwachten
- Budgetten en resultaten voor skew en jitter
- Rapporten over statische en dynamische IR-drop
- EM-rapporten bij opgegeven activiteit en temperatuur
- Hiërarchische timing met de opgeleverde modellen
Verificatie en sign-off
Toon aan dat het schema de RTL implementeert en voer daarna de volledige foundry-sign-off uit, met marges voor variatie en veroudering.
Bewijs dat een klant mag verwachten
- Een equivalentierapport tussen RTL en schema, met de reikwijdte en uitsluitingen
- Timing op de sign-off-corners, met variatie
- Een rapport over de marges voor veroudering en zelfverhitting
- Een ondertekende tape-outchecklist
Siliciumcorrelatie
Meet echt silicium, vergelijk het met de modellen en voer de verschillen terug in de bibliotheken en marges.
Bewijs dat een klant mag verwachten
- Data van monitors op de chip
- Shmoo-plots en Vmin-verdelingen over wafers en procescorners
- Een tabel gemeten tegenover gemodelleerd, met steekproefgrootte
De tekeningen laten zien welk soort bewijs er bij elke fase hoort. Bewijs dat van de foundry afkomstig is, delen we onder NDA als de overeenkomst met de foundry dat vereist.
Full-customdiensten
Wat we hebben gedaan
Twee tape-outs op TSMC 16 nm FinFET.
Van een multiprojectwafer tot een volledige maskerset: de full-custommethode is toegepast op echt silicium.
88kernen
Multiprojectwafer (shuttle)
November 2018
200kernen
Volledige maskerset
Juni 2019
Bedrijfsspanning op de shuttlesamples
Shuttlesamples gemeten op
0,36 V
Ruim onder de nominale kernspanning van het proces.
De rekenkern was full-custom; de rest van elke chip gebruikte een standaard toolflow.
Wat het werk omvatte
Cellen op maat
In de rekenkern zijn multi-bit flipflops en optellers op maat gebruikt.
Laagspanningsbibliotheken
Celbibliotheken van de foundry zijn opnieuw gekarakteriseerd voor lage spanning (herkarakterisering).
Plaatsing met de hand
De rekenkern is met de hand geplaatst.
Abutment
Subblokken van de kern zijn zonder grenscellen tegen elkaar geplaatst, met 95% plaatsingsbenutting bij de tape-out.
Sign-off
Timing en IR-drop zijn afgetekend over meerdere corners.
Bring-up
De bring-up is uitgevoerd door ons team, met externe partners voor assemblage en analyse.
Terugkoppeling uit silicium
Metingen op het silicium met volledige maskerset zijn gebruikt in het vervolgontwerp, ter verfijning van de celkeuze en de hold-marge voor dynamische logica op ultralage spanning.
7 nm en 6 nm
Als directe klant van TSMC zijn we geautoriseerd voor ontwerp op 7 nm FinFET en hebben we full-customontwerp van AI-chips op 6 nm uitgevoerd voor een toonaangevende AI-klant.
ProcesnodesIntellectueel eigendom
Octrooien en geregistreerde topografieën
CN111308329B
Chinees uitvindingsoctrooi
Test en binning van many-corechips.
CN111294045B
Chinees uitvindingsoctrooi
Beperking van faseruis in charge-pump phase-locked loops.
BS.185572790BS.195600134
Geregistreerde topografieën
Topografieën van geïntegreerde schakelingen, geregistreerd op naam van het bedrijf.
Een blok dat er baat bij kan hebben?
Stuur de specificatie en waar de energie en het oppervlak naartoe gaan, dan reageren we.