何时采用
逐个模块，选择最合适的设计方式。
全定制用于关键数据通路模块，芯片其余部分采用标准工具流程。哪个模块用哪种做法，取决于它的能耗和面积实际花在哪里。
晶体管级
设计 为这颗芯片专门设计单元，晶体管级版图与走线，封装成完成特征化的模块。用于承载芯片主要能耗或面积的关键数据通路模块。
项目
专用 单元 以晶圆厂单元库为基础，加入少量为项目定制的单元，与综合逻辑混用。用于能从少数更优单元中受益的模块。
综合
使用标准单元库，自动综合与布局布线。用于控制逻辑、接口及芯片其余部分，也是衡量每个定制模块的基线。
电路图、版图、提取和签核工具贯穿晶体管级设计的每一步。
设计如何走向芯片五项条件同时成立时，晶体管级设计的回报最高。
- 少数几种单元重复极多次。
- 这些单元承载的能耗或面积，足以左右整颗芯片的指标。
- 功能足够稳定，版图不会推倒重来。
- 在同一工艺上有综合基线可供对比。
- 项目负担得起特征化与硅后关联。
其他情况下，项目专用单元或综合通常是更高效的选择。
方法
九个阶段，每一级锁存后才进入下一级。
流水线在下一级取用之前，先把上一级的结果存入寄存器。本方法以同样的方式对待证据：证据齐备、客户可以查阅，这一阶段才算结束。
适用性
判断 与模块划分 逐个模块决定哪些做晶体管级设计，哪些用项目专用单元，哪些保持综合，依据是能耗和面积实际花在哪里。
客户应看到的证据
- 模块划分表：每个模块的面积与功耗占比，以及选用该设计方式的理由
- 每个拟定制模块的综合基线
架构
与数据 通路 定义 在绘制任何单元之前，先确定流水深度、位片结构、时钟方案和供电目标。
客户应看到的证据
- 可执行的参考模型与测试向量
- 每个位片的延迟、能耗与面积预算，并写明假设
- 签核工艺角清单
电路
与单元 设计 在晶体管级设计锁存器、触发器和加法器，选定鳍数与阈值电压类型。
客户应看到的证据
- 电路图
- 跨工艺角的前仿真 SPICE 结果，覆盖建立时间、保持时间、数据保持和噪声容限
- 蒙特卡洛统计
- 与晶圆厂单元库对应单元的对比
按晶圆厂
规则 绘制 版图 按晶圆厂的网格与图形化规则绘制单元和位片，并为布线工具规划好引脚可达性。
客户应看到的证据
- 无违例的 DRC、LVS、ERC 日志，注明工具与规则文件版本
- 着色与密度结果
- 列出每一项豁免及其理由
寄生
参数 提取 与后仿真 从实际版图提取电阻和电容并重新仿真，让结果反映版图，而不是电路图。
客户应看到的证据
- 延迟与能耗的前仿真、后仿真对照表
- 所用的寄生参数工艺角
- 据此修改版图的记录
K 库：特征化
与模型 生成数字流程所需的时序、功耗、物理与功能视图。
客户应看到的证据
- Liberty 文件，含流程所需的电流源与偏差数据
- LEF 抽象视图与行为模型
- 模型与 SPICE 对比的质量报告，注明样本量与误差分布
时钟
与供电 集成 把定制模块放入芯片，并围绕它们设计时钟与供电。
客户应看到的证据
- 时钟偏斜与抖动的预算及结果
- 静态与动态 IR 压降报告
- 注明活动率与温度的电迁移报告
- 使用所交付模型的层次化时序分析
验证
与签核 证明电路图实现了 RTL，再完成全部晶圆厂签核，并为工艺偏差与老化留足裕量。
客户应看到的证据
- RTL 与电路图的等价性报告，注明范围与排除项
- 签核工艺角下计入偏差的时序结果
- 老化与自热裕量报告
- 签字的流片检查清单
硅后
关联 测量实际芯片，与模型比较，再把差异反馈到单元库和裕量中。
客户应看到的证据
- 片上监测数据
- 跨晶圆与工艺角的 Shmoo 图和 Vmin 分布
- 实测与模型对照表，注明样本量
图示说明各阶段证据的类型，仅为示意。涉及晶圆厂资料的证据，在晶圆厂协议要求时按保密协议提供。
全定制服务
我们做过什么
台积电 16 nm FinFET 上的两次流片。
从多项目晶圆到 Full Mask，全定制方法在实际芯片上得到应用。
88核
多项目晶圆（shuttle）
2018 年 11 月
200核
全套掩膜
2019 年 6 月
多项目晶圆样片的运行电压
样片实测运行电压
0.36 V
远低于该工艺的标称核心电压。
运算核心采用全定制；每颗芯片的其余部分采用标准工具流程。
做过的工作
定制
单元 运算核心采用了定制的多比特触发器与加法器。
低电压
单元库 对晶圆厂单元库做了低电压 Re-K（重特征化）。
手工
布局 运算核心采用手工布局。
无缝
拼接 核内子模块无缝拼接，不加边界单元，流片时布局利用率为 95%。
签核
在多个工艺角下完成了时序与 IR 压降签核。
回片调试
回片调试由我们的团队完成，封装与分析则与外部伙伴协作。
硅后反馈
全掩膜芯片的实测结果反馈到后续设计，用于优化超低电压下动态逻辑的单元选择与保持时间裕量。
7 nm 与 6 nm
作为台积电直接客户（Direct Account），我们已获得 7 nm FinFET 设计授权，并为头部 AI 客户进行了 6 nm AI 全定制芯片设计。
工艺节点知识产权
专利与集成电路布图设计登记
CN111308329B
中国发明专利
众核芯片的测试与分档。
CN111294045B
中国发明专利
降低电荷泵锁相环的相位噪声。
BS.185572790BS.195600134
已登记的集成电路布图设计
登记在公司名下的集成电路布图。
需要全定制设计？
把规格以及能耗和面积的分布发给我们，我们会尽快回复。