Tecnologia
Metodologia full-custom
Nove etapas, cada uma registada antes de começar a seguinte, com evidências que o cliente pode ler.
Quando compensaQuando alguns tipos de células se repetem um número muito elevado de vezes e concentram energia ou área suficientes para fazer diferença em todo o chip.
Quando usar
Uma escolha feita bloco a bloco.
O design full-custom aplica-se aos blocos críticos de caminho de dados. O resto do chip usa um fluxo de ferramentas padrão. O tratamento de cada bloco depende de onde se gastam realmente a energia e a área.
Design ao nível do transístor
Células concebidas para este chip, com layout e ligações ao nível do transístor, reunidas num bloco caracterizado. Para os blocos críticos de caminho de dados que concentram a energia ou a área do chip.
Células específicas do projeto
Uma biblioteca da fundição e algumas células feitas para o projeto, misturadas com lógica sintetizada. Para blocos que ganham com algumas células melhores.
Síntese
Uma biblioteca de células-padrão com síntese automatizada e posicionamento e encaminhamento. Para a lógica de controlo, as interfaces e o resto do chip, e como a linha de base com que se mede cada bloco à medida.
As ferramentas de esquema, layout, extração e sign-off são usadas em cada passo do design ao nível do transístor.
Como um design chega ao silícioO design ao nível do transístor compensa mais quando as cinco condições se verificam.
- Um pequeno número de tipos de células repete-se um número muito elevado de vezes.
- Essas células concentram energia ou área suficientes do chip para influenciar a métrica ao nível do chip.
- A função é suficientemente estável para que o layout não tenha de ser refeito.
- Existe uma linha de base sintetizada no mesmo processo com a qual comparar.
- O projeto pode suportar a caracterização e a correlação com o silício.
Nos outros casos, as células específicas do projeto ou a síntese são normalmente a escolha mais eficiente.
O método
Nove etapas, cada uma registada antes da seguinte.
Um pipeline guarda o resultado de cada etapa num registo antes de a etapa seguinte o poder usar. Este método trata as evidências da mesma forma. Uma etapa fecha quando as suas evidências existem e o cliente as pode ler.
Adequação e particionamento
Decidir, bloco a bloco, o que recebe design ao nível do transístor, o que usa células específicas do projeto e o que fica sintetizado, com base em onde se gastam realmente a energia e a área.
Evidências que o cliente deve esperar
- Uma tabela de particionamento com a quota de área e de potência de cada bloco e a razão do seu estilo de design
- Uma linha de base sintetizada para cada bloco proposto como à medida
Definição da arquitetura e do caminho de dados
Fixar a profundidade do pipeline, a estrutura de bit slices, o esquema de relógio e a tensão de alimentação-alvo antes de desenhar qualquer célula.
Evidências que o cliente deve esperar
- Um modelo de referência executável e vetores de teste
- Um orçamento de atraso, energia e área para cada bit slice, com os pressupostos indicados
- A lista de cantos de sign-off
Design de circuitos e células
Conceber latches, flip-flops e somadores ao nível do transístor, escolhendo o número de aletas e os tipos de limiar.
Evidências que o cliente deve esperar
- Esquemas
- SPICE pré-layout em vários cantos, abrangendo setup, hold, retenção e margem de ruído
- Estatísticas de Monte Carlo
- Uma comparação com a célula equivalente da biblioteca da fundição
Layout segundo as regras da fundição
Desenhar células e bit slices segundo a grelha e as regras de patterning da fundição, com o acesso aos pinos planeado para o router.
Evidências que o cliente deve esperar
- Registos DRC, LVS e ERC sem erros, com as versões das ferramentas e dos decks
- Resultados de coloração e de densidade
- Todas as derrogações listadas, com a respetiva justificação
Extração e simulação pós-layout
Extrair a resistência e a capacitância do layout real e voltar a simular, para que os resultados reflitam o layout e não o esquema.
Evidências que o cliente deve esperar
- Uma tabela comparativa pré-layout e pós-layout de atraso e energia
- Os cantos de parasitas utilizados
- Um registo das alterações de layout feitas em resposta
Caracterização de bibliotecas e modelos
Produzir as vistas de timing, potência, físicas e funcionais de que um fluxo digital precisa.
Evidências que o cliente deve esperar
- Ficheiros Liberty com os dados de fonte de corrente e de variação que o fluxo exige
- Um abstract LEF e um modelo comportamental
- Um relatório de QA que compara os modelos com o SPICE, com a dimensão da amostra e a distribuição dos erros
Integração com relógio e alimentação
Colocar os blocos à medida no chip e conceber à volta deles a distribuição de relógio e de alimentação.
Evidências que o cliente deve esperar
- Orçamentos e resultados de skew e jitter
- Relatórios de queda IR estática e dinâmica
- Relatórios de EM com a atividade e a temperatura indicadas
- Timing hierárquico com os modelos entregues
Verificação e sign-off
Demonstrar que o esquema implementa o RTL e, depois, executar o sign-off completo da fundição, com margens para variação e envelhecimento.
Evidências que o cliente deve esperar
- Um relatório de equivalência entre o RTL e o esquema, com o respetivo âmbito e exclusões
- Timing nos cantos de sign-off, com variação
- Um relatório de margens de envelhecimento e de autoaquecimento
- Uma lista de verificação de tape-out assinada
Correlação com o silício
Medir silício real, compará-lo com os modelos e reintroduzir as diferenças nas bibliotecas e nas margens.
Evidências que o cliente deve esperar
- Dados de monitores no chip
- Gráficos shmoo e distribuições de Vmin por wafers e cantos de processo
- Uma tabela de valores medidos e modelados, com a dimensão da amostra
Os desenhos mostram o tipo de evidências de cada etapa. As evidências derivadas da fundição são partilhadas ao abrigo de NDA quando o acordo com a fundição o exige.
Serviços full-custom
O que fizemos
Dois tape-outs em FinFET de 16 nm da TSMC.
De um wafer multiprojeto a um conjunto completo de máscaras, o método full-custom foi aplicado em silício real.
88núcleos
Wafer multiprojeto (shuttle)
Novembro de 2018
200núcleos
Conjunto completo de máscaras
Junho de 2019
Tensão de funcionamento nas amostras do shuttle
Amostras do shuttle medidas a
0,36 V
Bem abaixo da tensão nominal de núcleo do processo.
O núcleo de computação foi full-custom; o resto de cada chip usou um fluxo de ferramentas padrão.
O que o trabalho abrangeu
Células à medida
No núcleo de computação foram usados flip-flops multibit e somadores à medida.
Bibliotecas de baixa tensão
As bibliotecas de células da fundição foram recaracterizadas para baixa tensão.
Posicionamento manual
O núcleo de computação foi posicionado manualmente.
Encosto de blocos
Os sub-blocos do núcleo foram encostados sem células de fronteira, com 95% de utilização de posicionamento no tape-out.
Sign-off
O sign-off do timing e da queda IR foi feito em vários cantos.
Arranque
O arranque foi feito pela nossa equipa, com parceiros externos de encapsulamento e de análise.
Retorno do silício
As medições no silício com conjunto completo de máscaras alimentaram o design seguinte, apurando a escolha de células e a margem de hold para a lógica dinâmica em tensão ultrabaixa.
7 nm e 6 nm
Como cliente direto da TSMC (Direct Account), estamos autorizados para design FinFET de 7 nm e realizámos design full-custom de chips de IA em 6 nm para um cliente de topo na área da IA.
Nós de processoPropriedade intelectual
Patentes e topografias registadas
CN111308329B
Patente de invenção chinesa
Teste e classificação (binning) de chips de muitos núcleos.
CN111294045B
Patente de invenção chinesa
Redução do ruído de fase em malhas de captura de fase com bomba de carga.
BS.185572790BS.195600134
Topografias registadas
Topografias de circuitos integrados registadas em nome da empresa.
Um bloco que pode beneficiar?
Envie a especificação e diga-nos onde se gastam a energia e a área, e responderemos.