何時採用
逐一區塊，選擇最合適的設計方式。
全客製化用於關鍵資料路徑區塊，晶片其餘部分採用標準工具流程。哪個區塊用哪種做法，取決於能耗與面積實際花在哪裡。
電晶體級
設計 為這顆晶片專門設計元件，以電晶體級進行佈局與繞線，包裝成已完成特性化的區塊。用於承載晶片主要能耗或面積的關鍵資料路徑區塊。
專案
專用 元件 以晶圓代工廠元件庫為基礎，加入少量為專案製作的元件，與合成邏輯混用。用於能從少數更優元件中受益的區塊。
合成
使用標準元件庫，自動進行合成與擺置繞線。用於控制邏輯、介面及晶片其餘部分，也是衡量每個客製化區塊的基準線。
電路圖、佈局、萃取與簽核工具貫穿電晶體級設計的每一步。
設計如何走向晶片五項條件同時成立時，電晶體級設計的回報最高。
- 少數幾種元件重複極多次。
- 這些元件承載的能耗或面積，足以左右整顆晶片的指標。
- 功能足夠穩定，佈局不會推倒重來。
- 在同一製程上有合成基準線可供比較。
- 專案負擔得起特性化與矽後關聯。
其他情況下，專案專用元件或合成通常是更有效率的選擇。
方法
九個階段，每一級閂鎖後才進入下一級。
管線在下一級取用之前，先把這一級的結果存入暫存器。本方法以同樣的方式對待證據：證據齊備、客戶可以查閱，這一階段才算結束。
適用性
判斷 與區塊 劃分 依能耗與面積實際花在哪裡，逐一區塊決定哪些做電晶體級設計，哪些用專案專用元件，哪些維持合成。
客戶應看到的證據
- 區塊劃分表：每個區塊的面積與功耗占比，以及選用該設計方式的理由
- 每個擬客製化區塊的合成基準線
架構
與資料 路徑 定義 在繪製任何元件之前，先確定管線深度、位元切片結構、時脈方案與供電目標。
客戶應看到的證據
- 可執行的參考模型與測試向量
- 每個位元切片的延遲、能耗與面積預算，並寫明假設
- 簽核角落（corner）清單
電路
與元件 設計 在電晶體級設計閂鎖器、正反器與加法器，選定鰭數與臨界電壓類型。
客戶應看到的證據
- 電路圖
- 跨角落的佈局前 SPICE 結果，涵蓋建立時間、保持時間、資料保持與雜訊邊限
- 蒙地卡羅統計
- 與晶圓代工廠元件庫對應元件的比較
依晶圓代工廠
規則 繪製 佈局 依晶圓代工廠的網格與圖案化規則繪製元件與位元切片，並為繞線工具規劃好接腳存取。
客戶應看到的證據
- 無違規的 DRC、LVS、ERC 紀錄，註明工具與規則檔版本
- 著色與密度結果
- 列出每一項豁免及其理由
寄生
參數 萃取 與佈局 後模擬 從實際佈局萃取電阻與電容並重新模擬，讓結果反映佈局，而不是電路圖。
客戶應看到的證據
- 延遲與能耗的佈局前、佈局後對照表
- 所用的寄生參數角落
- 據此修改佈局的紀錄
K 庫：特性化
與模型 產生數位流程所需的時序、功耗、實體與功能視圖。
客戶應看到的證據
- Liberty 檔案，含流程所需的電流源與變異資料
- LEF 抽象視圖與行為模型
- 比較模型與 SPICE 的品質報告，註明樣本數與誤差分布
時脈
與供電 整合 把客製化區塊放入晶片，並圍繞它們設計時脈與供電。
客戶應看到的證據
- 時脈偏移與抖動的預算及結果
- 靜態與動態 IR 壓降報告
- 註明活動率與溫度的電遷移（EM）報告
- 使用所交付模型的階層式時序分析
驗證
與簽核 證明電路圖實現了 RTL，再完成全部晶圓代工廠簽核，並為變異與老化留足裕度。
客戶應看到的證據
- RTL 與電路圖的等效性報告，註明範圍與排除項目
- 簽核角落下計入變異的時序結果
- 老化與自熱裕度報告
- 已簽署的設計定案（tape-out）檢查清單
矽後
關聯 量測實際晶片，與模型比較，再把差異回饋到元件庫與裕度中。
客戶應看到的證據
- 晶片內監測資料
- 跨晶圓與製程角落的 Shmoo 圖與 Vmin 分布
- 實測與模型對照表，註明樣本數
圖示說明各階段證據的類型，僅為示意。涉及晶圓代工廠資料的證據，在晶圓代工廠協議要求時依保密協議提供。
全客製化服務
我們做過什麼
台積電 16 nm FinFET 上的兩次設計定案。
從多專案晶圓到 Full Mask，全客製化方法在實際晶片上得到應用。
88核心
多專案晶圓（MPW）共乘
2018 年 11 月
200核心
全套光罩
2019 年 6 月
多專案晶圓樣品的工作電壓
樣品實測工作電壓
0.36 V
遠低於該製程的標稱核心電壓。
運算核心採用全客製化；每顆晶片的其餘部分採用標準工具流程。
工作涵蓋的內容
客製化
元件 運算核心採用客製化的多位元正反器與加法器。
低電壓
元件庫 對晶圓代工廠元件庫做了低電壓 Re-K（重新特性化）。
手工
擺置 運算核心採用手工擺置。
無縫
拼接 核心內的子區塊無縫拼接，不加邊界元件，設計定案時擺置使用率為 95%。
簽核
在多個角落下完成時序與 IR 壓降簽核。
上電
測試 上電測試由我們的團隊完成，封裝與分析則與外部夥伴協作。
矽後回饋
全光罩晶片的實測結果回饋到後續設計，用於最佳化超低電壓下動態邏輯的元件選擇與保持時間裕度。
7 nm 與 6 nm
作為台積電直接客戶（Direct Account），我們已取得 7 nm FinFET 設計授權，並為頭部 AI 客戶進行了 6 nm AI 全客製化晶片設計。
製程節點智慧財產權
專利與已登記的電路布局
CN111308329B
中國發明專利
眾核心晶片的測試與分級。
CN111294045B
中國發明專利
降低電荷幫浦鎖相迴路的相位雜訊。
BS.185572790BS.195600134
已登記的積體電路電路布局
登記於公司名下的積體電路電路布局。
需要全客製化設計？
把規格以及能耗與面積的分布寄給我們，我們會回覆您。