Metodologia full-custom

1. 01

   Idoneità e partizionamento

   Decidere blocco per blocco che cosa riceve una progettazione a livello di transistor, che cosa usa celle specifiche del progetto e che cosa resta sintetizzato, in base a dove vanno realmente energia e area.

   Evidenze che il cliente dovrebbe aspettarsi

   • Una tabella di partizionamento con la quota di area e potenza di ogni blocco e il motivo del suo stile di progettazione
   • Un riferimento sintetizzato per ogni blocco proposto per la progettazione su misura
2. 02

   Definizione di architettura e datapath

   Fissare la profondità della pipeline, la struttura bit-slice, lo schema di clock e l'obiettivo di alimentazione prima di disegnare qualsiasi cella.

   Evidenze che il cliente dovrebbe aspettarsi

   • Un modello di riferimento eseguibile e vettori di test
   • Un budget di ritardo, energia e area per ogni bit slice, con le ipotesi dichiarate
   • L'elenco dei corner di sign-off
3. 03

   Progettazione di circuiti e celle

   Progettare latch, flip-flop e sommatori a livello di transistor, scegliendo il numero di alette e i tipi di soglia.

   Evidenze che il cliente dovrebbe aspettarsi

   • Schemi elettrici
   • SPICE pre-layout su tutti i corner, con setup, hold, ritenzione e margine di rumore
   • Statistiche Monte Carlo
   • Un confronto con la cella equivalente della libreria di fonderia
4. 04

   Layout secondo le regole della fonderia

   Disegnare celle e bit slice sulla griglia e secondo le regole di patterning della fonderia, con l'accesso ai pin pianificato per il router.

   Evidenze che il cliente dovrebbe aspettarsi

   • Log DRC, LVS ed ERC puliti, con le versioni di strumenti e deck
   • Risultati di colorazione e densità
   • Ogni waiver elencato, con la sua motivazione
5. 05

   Estrazione e simulazione post-layout

   Estrarre resistenza e capacità dal layout reale e simulare di nuovo, così che i risultati riflettano il layout e non lo schema elettrico.

   Evidenze che il cliente dovrebbe aspettarsi

   • Una tabella pre-layout contro post-layout per ritardo ed energia
   • I corner parassiti usati
   • Un registro delle modifiche al layout apportate di conseguenza
6. 06

   Caratterizzazione delle librerie e modelli

   Produrre le viste di timing, potenza, fisiche e funzionali che servono a un flusso digitale.

   Evidenze che il cliente dovrebbe aspettarsi

   • File Liberty con i dati current-source e di variazione richiesti dal flusso
   • Un abstract LEF e un modello comportamentale
   • Un report QA che confronta i modelli con SPICE, con dimensione del campione e distribuzione degli errori
7. 07

   Integrazione con clock e alimentazione

   Collocare i blocchi su misura nel chip e progettare attorno a essi la distribuzione di clock e alimentazione.

   Evidenze che il cliente dovrebbe aspettarsi

   • Budget e risultati di skew e jitter
   • Report di IR drop statico e dinamico
   • Report EM ad attività e temperatura dichiarate
   • Timing gerarchico con i modelli consegnati
8. 08

   Verifica e sign-off

   Dimostrare che lo schema elettrico implementa l'RTL, poi eseguire il sign-off completo di fonderia con margini per variazione e invecchiamento.

   Evidenze che il cliente dovrebbe aspettarsi

   • Un report di equivalenza tra RTL e schema elettrico, con ambito ed esclusioni
   • Timing ai corner di sign-off, con variazione
   • Un report sui margini di invecchiamento e autoriscaldamento
   • Una checklist di tape-out firmata
9. 09

   Correlazione con il silicio

   Misurare il silicio reale, confrontarlo con i modelli e riportare le differenze nelle librerie e nei margini.

   Evidenze che il cliente dovrebbe aspettarsi

   • Dati dei monitor on-chip
   • Shmoo plot e distribuzioni di Vmin su wafer e corner di processo
   • Una tabella misurato contro modellato, con dimensione del campione

I disegni mostrano il tipo di evidenze di ogni fase. Le evidenze derivate dalla fonderia vengono condivise sotto NDA dove l'accordo con la fonderia lo richiede.