Công nghệ

Phương pháp thiết kế full-custom

Chín giai đoạn, mỗi giai đoạn được chốt trước khi giai đoạn tiếp theo bắt đầu, kèm bằng chứng mà khách hàng có thể đọc.

Nơi mang lại hiệu quảỞ những nơi một vài loại cell lặp lại rất nhiều lần và chiếm đủ phần năng lượng hoặc diện tích của chip để tác động đến toàn bộ con chip.

Khi nào nên dùng

Một lựa chọn theo từng khối.

Full-custom áp dụng cho các khối đường dữ liệu then chốt. Phần còn lại của chip dùng quy trình công cụ chuẩn. Khối nào được xử lý theo cách nào tùy thuộc vào việc năng lượng và diện tích của khối đó thực sự tập trung ở đâu.

Hình minh họa một die, tô màu theo cách mỗi khối được xây dựng.
  • Thiết kế ở mức transistor

    Các cell được thiết kế cho chính con chip này, với layout và đi dây ở mức transistor, đóng thành một khối đã đặc tính hóa. Dành cho các khối đường dữ liệu then chốt chi phối năng lượng hoặc diện tích của chip.

  • Cell riêng cho dự án

    Thư viện của xưởng đúc cộng với một vài cell làm riêng cho dự án, xen lẫn trong logic đã tổng hợp. Dành cho các khối được lợi từ một vài cell tốt hơn.

  • Tổng hợp

    Thư viện cell chuẩn với tổng hợp, đặt cell và đi dây tự động. Dành cho logic điều khiển, giao tiếp và phần còn lại của chip, đồng thời là mốc cơ sở để so sánh mọi khối tùy chỉnh.

Các công cụ sơ đồ mạch, layout, trích xuất và ký duyệt chạy ở mọi bước của thiết kế ở mức transistor.

Hành trình từ thiết kế đến silicon

Thiết kế ở mức transistor mang lại hiệu quả cao nhất khi cả năm điều kiện đều đúng.

  1. Một số ít loại cell lặp lại với số lần rất lớn.
  2. Những cell đó chiếm đủ phần năng lượng hoặc diện tích của chip để tác động đến chỉ số ở cấp chip.
  3. Chức năng đủ ổn định để layout không phải làm lại.
  4. Có sẵn một mốc cơ sở đã tổng hợp trên cùng tiến trình để so sánh.
  5. Dự án có đủ điều kiện cho đặc tính hóa và đối chiếu với silicon.

Trong các trường hợp khác, cell riêng cho dự án hoặc tổng hợp thường là lựa chọn hiệu quả hơn.

Phương pháp

Chín giai đoạn, mỗi giai đoạn được chốt trước giai đoạn sau.

Một pipeline lưu kết quả của mỗi tầng vào một thanh ghi trước khi tầng tiếp theo được phép dùng đến. Phương pháp này xử lý bằng chứng theo cách tương tự. Một giai đoạn khép lại khi bằng chứng của nó đã có và khách hàng có thể đọc được.

  1. Mức phù hợp và phân chia khối

    Quyết định theo từng khối: khối nào thiết kế ở mức transistor, khối nào dùng cell riêng cho dự án và khối nào giữ nguyên tổng hợp, dựa trên việc năng lượng và diện tích thực sự tập trung ở đâu.

    Bằng chứng khách hàng nên mong đợi

    • Bảng phân chia khối, nêu tỷ trọng diện tích và công suất của từng khối, và lý do chọn kiểu thiết kế
    • Một mốc cơ sở đã tổng hợp cho mỗi khối được đề xuất làm tùy chỉnh
  2. Định nghĩa kiến trúc và đường dữ liệu

    Chốt độ sâu pipeline, cấu trúc lát bit, sơ đồ xung nhịp và mục tiêu điện áp nguồn trước khi vẽ bất kỳ cell nào.

    Bằng chứng khách hàng nên mong đợi

    • Một mô hình tham chiếu có thể thực thi và các vector kiểm thử
    • Ngân sách trễ, năng lượng và diện tích cho mỗi lát bit, có nêu rõ các giả định
    • Danh sách các góc ký duyệt
  3. Thiết kế mạch và cell

    Thiết kế latch, flip-flop và bộ cộng ở mức transistor, chọn số fin và loại ngưỡng.

    Bằng chứng khách hàng nên mong đợi

    • Sơ đồ mạch
    • SPICE trước layout trên các góc, bao gồm setup, hold, khả năng lưu giữ và biên nhiễu
    • Thống kê Monte Carlo
    • So sánh với cell tương đương trong thư viện của xưởng đúc
  4. Layout theo quy tắc của xưởng đúc

    Vẽ cell và lát bit theo lưới và quy tắc tạo mẫu của xưởng đúc, có hoạch định khả năng truy cập chân cho công cụ đi dây.

    Bằng chứng khách hàng nên mong đợi

    • Nhật ký DRC, LVS và ERC sạch, kèm phiên bản công cụ và bộ quy tắc
    • Kết quả tô màu và mật độ
    • Liệt kê mọi trường hợp miễn trừ, kèm lý do
  5. Trích xuất và mô phỏng sau layout

    Trích xuất điện trở và điện dung từ layout thực rồi mô phỏng lại, để kết quả phản ánh layout thay vì sơ đồ mạch.

    Bằng chứng khách hàng nên mong đợi

    • Bảng so sánh trước và sau layout về trễ và năng lượng
    • Các góc ký sinh đã dùng
    • Ghi nhận các thay đổi layout đã thực hiện theo kết quả
  6. Đặc tính hóa thư viện và mô hình

    Tạo các view định thời, công suất, vật lý và chức năng mà quy trình số cần.

    Bằng chứng khách hàng nên mong đợi

    • Tệp Liberty kèm dữ liệu nguồn dòng và biến thiên mà quy trình yêu cầu
    • Một LEF abstract và một mô hình hành vi
    • Báo cáo QA so sánh các mô hình với SPICE, kèm cỡ mẫu và phân bố sai số
  7. Tích hợp với xung nhịp và nguồn

    Đặt các khối tùy chỉnh vào chip và thiết kế mạng phân phối xung nhịp và nguồn xung quanh chúng.

    Bằng chứng khách hàng nên mong đợi

    • Ngân sách và kết quả về skew và jitter
    • Báo cáo sụt áp IR tĩnh và động
    • Báo cáo EM ở mức hoạt động và nhiệt độ đã nêu
    • Định thời phân cấp dùng các mô hình đã bàn giao
  8. Kiểm chứng và ký duyệt

    Chứng minh sơ đồ mạch hiện thực đúng RTL, rồi chạy ký duyệt đầy đủ theo yêu cầu của xưởng đúc, có biên cho biến thiên và lão hóa.

    Bằng chứng khách hàng nên mong đợi

    • Báo cáo tương đương giữa RTL và sơ đồ mạch, nêu rõ phạm vi và các ngoại lệ
    • Định thời ở các góc ký duyệt, có tính biến thiên
    • Báo cáo biên lão hóa và tự phát nhiệt
    • Danh mục kiểm tra tape-out đã ký
  9. Đối chiếu với silicon

    Đo silicon thật, so sánh với các mô hình và đưa các chênh lệch trở lại thư viện và các biên.

    Bằng chứng khách hàng nên mong đợi

    • Dữ liệu từ các bộ giám sát trên chip
    • Biểu đồ shmoo và phân bố Vmin trên các wafer và các góc tiến trình
    • Bảng giá trị đo được so với mô hình, kèm cỡ mẫu

Các hình vẽ minh họa loại bằng chứng ở mỗi giai đoạn. Bằng chứng có nguồn từ xưởng đúc được chia sẻ theo NDA khi thỏa thuận với xưởng đúc yêu cầu.

Những gì chúng tôi đã làm

Hai lần tape-out trên FinFET 16 nm của TSMC.

Từ wafer đa dự án đến bộ mặt nạ đầy đủ, phương pháp full-custom đã được áp dụng trên silicon thật.

88lõi

Wafer đa dự án (shuttle)

Tháng 11 năm 2018

200lõi

Bộ mặt nạ đầy đủ

Tháng 6 năm 2019

Điện áp hoạt động trên mẫu shuttle

Mẫu shuttle được đo ở

0,36 V

Thấp hơn nhiều so với điện áp lõi danh định của tiến trình.

Lõi tính toán được thiết kế full-custom; phần còn lại của mỗi con chip dùng quy trình công cụ chuẩn.

Phạm vi công việc

  • Cell tùy chỉnh

    Flip-flop nhiều bit và bộ cộng tùy chỉnh được dùng trong lõi tính toán.

  • Thư viện điện áp thấp

    Các thư viện cell của xưởng đúc được đặc tính hóa lại cho điện áp thấp.

  • Đặt cell thủ công

    Lõi tính toán được đặt cell thủ công.

  • Ghép sát

    Các khối con của lõi được ghép sát không có cell biên, với tỷ lệ sử dụng diện tích đặt cell là 95% khi tape-out.

  • Ký duyệt

    Định thời và sụt áp IR được ký duyệt trên nhiều góc.

  • Chạy thử

    Việc chạy thử do đội ngũ của chúng tôi thực hiện, với các đối tác bên ngoài về đóng gói và phân tích.

Phản hồi từ silicon

Số đo trên silicon từ bộ mặt nạ đầy đủ được đưa vào thiết kế tiếp theo, giúp hoàn thiện việc chọn cell và biên hold cho logic động ở điện áp cực thấp.

7 nm và 6 nm

Là khách hàng trực tiếp của TSMC, chúng tôi được ủy quyền thiết kế FinFET 7 nm và đã thực hiện thiết kế chip AI full-custom 6 nm cho một khách hàng AI hàng đầu.

Nút tiến trình

Sở hữu trí tuệ

Bằng sáng chế và thiết kế layout đã đăng ký

  • CN111308329B

    Bằng độc quyền sáng chế Trung Quốc

    Kiểm thử và phân loại chip nhiều lõi.

  • CN111294045B

    Bằng độc quyền sáng chế Trung Quốc

    Giảm nhiễu pha trong vòng khóa pha dùng bơm điện tích.

  • BS.185572790BS.195600134

    Thiết kế layout đã đăng ký

    Các thiết kế layout mạch tích hợp được đăng ký dưới tên công ty.

Có khối nào có thể được lợi?

Hãy gửi đặc tả của khối và cho biết năng lượng và diện tích của khối tập trung ở đâu, chúng tôi sẽ phản hồi.