Teknologi
Full-custom-metodikk
Ni faser, hver låst før den neste begynner, med dokumentasjon en kunde kan lese.
Der det lønner segDer noen få celletyper gjentas svært mange ganger og står for nok av en brikkes energi eller areal til å gi utslag for hele brikken.
Når den bør brukes
Et valg som tas blokk for blokk.
Full-custom gjelder de kritiske dataveiblokkene. Resten av en brikke bruker en standard verktøyflyt. Hvilken behandling hver blokk får, avhenger av hvor energien og arealet faktisk går.
Design på transistornivå
Celler designet for denne brikken, med layout og ledningsføring på transistornivå, pakket som en karakterisert blokk. For de kritiske dataveiblokkene som står for brikkens energi eller areal.
Prosjektspesifikke celler
Et foundrybibliotek pluss noen få celler laget for prosjektet, blandet inn i syntetisert logikk. For blokker som tjener på noen få bedre celler.
Syntese
Et standardcellebibliotek med automatisert syntese og plassering og ruting. For kontrollogikk, grensesnitt og resten av brikken, og som referansen hver spesialdesignet blokk måles mot.
Verktøy for kretsskjema, layout, ekstraksjon og sign-off kjøres i hvert trinn av design på transistornivå.
Hvordan et design blir til en brikkeDesign på transistornivå lønner seg mest når alle fem er oppfylt.
- Et lite antall celletyper gjentas et svært stort antall ganger.
- Disse cellene står for nok av brikkens energi eller areal til å flytte måltallet på brikkenivå.
- Funksjonen er så stabil at layouten ikke kommer til å bli gjort om.
- Det finnes en syntetisert referanse på samme prosess å måle mot.
- Prosjektet har råd til karakterisering og silisiumkorrelasjon.
I andre tilfeller er prosjektspesifikke celler eller syntese vanligvis det mest effektive valget.
Metoden
Ni faser, hver låst før den neste.
En pipeline lagrer resultatet fra hver fase i et register før neste fase kan bruke det. Denne metoden behandler dokumentasjon på samme måte. En fase avsluttes når dokumentasjonen finnes og en kunde kan lese den.
Egnethet og partisjonering
Bestem blokk for blokk hva som får design på transistornivå, hva som bruker prosjektspesifikke celler, og hva som forblir syntetisert, ut fra hvor energi og areal faktisk går.
Dokumentasjon en kunde bør forvente
- En partisjonstabell med hver blokks andel av areal og effekt, og begrunnelsen for designstilen
- En syntetisert referanse for hver blokk som foreslås spesialdesignet
Arkitektur og definisjon av datavei
Fastsett pipelinedybde, bit-slice-struktur, klokkeskjema og mål for forsyningsspenning før noen celle tegnes.
Dokumentasjon en kunde bør forvente
- En kjørbar referansemodell og testvektorer
- Et budsjett for forsinkelse, energi og areal for hver bit slice, med antagelsene oppgitt
- Listen over sign-off-hjørner
Krets- og celledesign
Design låsekretser, vipper og addisjonskretser på transistornivå, og velg antall finner og terskeltyper.
Dokumentasjon en kunde bør forvente
- Kretsskjemaer
- SPICE før layout over hjørnene, med setup, hold, retensjon og støymargin
- Monte Carlo-statistikk
- En sammenligning med tilsvarende celle i foundrybiblioteket
Layout etter foundryens regler
Tegn celler og bit slices etter foundryens rutenett og mønstringsregler, med pinnetilgang planlagt for ruteren.
Dokumentasjon en kunde bør forvente
- Feilfrie DRC-, LVS- og ERC-logger, med verktøy- og regelfilversjoner
- Resultater for fargelegging og tetthet
- Hvert unntak oppført, med begrunnelse
Ekstraksjon og simulering etter layout
Trekk ut resistans og kapasitans fra den virkelige layouten og simuler på nytt, slik at resultatene gjenspeiler layouten og ikke kretsskjemaet.
Dokumentasjon en kunde bør forvente
- En tabell som sammenligner forsinkelse og energi før og etter layout
- De parasittiske hjørnene som ble brukt
- En oversikt over layoutendringene som ble gjort som følge av dette
Bibliotekkarakterisering og modeller
Lag de timing-, effekt-, fysiske og funksjonelle visningene en digital flyt trenger.
Dokumentasjon en kunde bør forvente
- Liberty-filer med strømkilde- og variasjonsdataene flyten krever
- Et LEF-abstrakt og en atferdsmodell
- En QA-rapport som sammenligner modellene med SPICE, med utvalgsstørrelse og feilfordeling
Integrasjon med klokke og strømforsyning
Plasser de spesialdesignede blokkene i brikken, og design klokke og strømforsyning rundt dem.
Dokumentasjon en kunde bør forvente
- Budsjetter og resultater for skew og jitter
- Rapporter om statisk og dynamisk IR-fall
- EM-rapporter ved oppgitt aktivitet og temperatur
- Hierarkisk timing med de leverte modellene
Verifikasjon og sign-off
Vis at kretsskjemaet implementerer RTL-en, og kjør deretter full sign-off etter foundryens krav, med marginer for variasjon og aldring.
Dokumentasjon en kunde bør forvente
- En ekvivalensrapport mellom RTL og kretsskjema, med omfang og unntak
- Timing i sign-off-hjørnene, med variasjon
- En marginrapport for aldring og selvoppvarming
- En signert sjekkliste for tape-out
Silisiumkorrelasjon
Mål ekte silisium, sammenlign det med modellene, og før forskjellene tilbake til bibliotekene og marginene.
Dokumentasjon en kunde bør forvente
- Data fra monitorer på brikken
- Shmoo-plott og Vmin-fordelinger over wafere og prosesshjørner
- En tabell som sammenligner målt mot modellert, med utvalgsstørrelse
Tegningene viser hva slags dokumentasjon hver fase gir. Dokumentasjon som stammer fra foundryen, deles under NDA der foundryens avtale krever det.
Full-custom-tjenester
Hva vi har gjort
To tape-outs på TSMC 16 nm FinFET.
Fra en multiprosjektwafer til et fullt maskesett ble full-custom-metoden brukt på ekte silisium.
88kjerner
Multiprosjektwafer (shuttle)
November 2018
200kjerner
Fullt maskesett
Juni 2019
Driftsspenning på shuttle-prøvene
Shuttle-prøvene målt ved
0,36 V
Godt under prosessens nominelle kjernespenning.
Beregningskjernen var full-custom; resten av hver brikke brukte en standard verktøyflyt.
Hva arbeidet omfattet
Skreddersydde celler
Skreddersydde multibit-vipper og addisjonskretser ble brukt i beregningskjernen.
Lavspenningsbiblioteker
Foundryens cellebiblioteker ble karakterisert på nytt for lav spenning (ny karakterisering).
Håndplassering
Beregningskjernen ble plassert for hånd.
Kant i kant
Kjernens delblokker ble plassert kant i kant uten grenseceller, med 95 % utnyttelsesgrad i plasseringen ved tape-out.
Sign-off
Timing og IR-fall ble godkjent over flere hjørner.
Bring-up
Bring-up ble gjort av teamet vårt, med eksterne partnere for innkapsling og analyse.
Tilbakemelding fra silisium
Målinger på silisiumet fra det fulle maskesettet ble ført inn i det påfølgende designet og finjusterte cellevalg og hold-margin for dynamisk logikk ved ultralav spenning.
7 nm og 6 nm
Som direktekunde hos TSMC (direct account) har vi tillatelse til design på 7 nm FinFET og har utført full-custom KI-brikkedesign på 6 nm for en ledende KI-kunde.
ProsessnoderImmaterielle rettigheter
Patenter og registrerte kretsmønstre
CN111308329B
Kinesisk oppfinnelsespatent
Test og sortering av brikker med mange kjerner.
CN111294045B
Kinesisk oppfinnelsespatent
Reduksjon av fasestøy i faselåste sløyfer med ladepumpe.
BS.185572790BS.195600134
Registrerte kretsmønstre
Kretsmønstre for integrerte kretser registrert i selskapets navn.
En blokk som kan ha nytte av dette?
Send spesifikasjonen og hvor energien og arealet går, så svarer vi.