Tecnología

Metodología full-custom

Nueve etapas, cada una enclavada antes de que empiece la siguiente, con evidencia que un cliente puede leer.

Dónde compensaDonde unos pocos tipos de celda se repiten muchísimas veces y suponen suficiente energía o área de un chip como para influir en todo el chip.

Cuándo usarla

Una elección que se hace bloque a bloque.

El full-custom se aplica a los bloques críticos de ruta de datos. El resto de un chip usa un flujo de herramientas estándar. Qué tratamiento recibe cada bloque depende de adónde van realmente su energía y su área.

Ilustración de un dado, coloreado según cómo se construye cada bloque.
  • Diseño a nivel de transistor

    Celdas diseñadas para este chip, con layout y cableado a nivel de transistor, empaquetadas como un bloque caracterizado. Para los bloques críticos de ruta de datos que concentran la energía o el área del chip.

  • Celdas específicas del proyecto

    Una biblioteca de la fundición más unas pocas celdas hechas para el proyecto, mezcladas con lógica sintetizada. Para bloques que ganan con unas pocas celdas mejores.

  • Síntesis

    Una biblioteca de celdas estándar con síntesis y colocación y enrutado automatizados. Para la lógica de control, las interfaces y el resto del chip, y como referencia con la que se mide cada bloque a medida.

Las herramientas de esquemático, layout, extracción y sign-off se ejecutan en cada paso del diseño a nivel de transistor.

Cómo llega un diseño al silicio

El diseño a nivel de transistor compensa más cuando se cumplen las cinco condiciones.

  1. Un número reducido de tipos de celda se repite un número muy elevado de veces.
  2. Esas celdas suponen suficiente energía o área del chip como para cambiar la métrica a nivel de chip.
  3. La función es lo bastante estable como para que el layout no se rehaga.
  4. Existe una referencia sintetizada en el mismo proceso con la que comparar.
  5. El proyecto puede asumir la caracterización y la correlación con el silicio.

En otros casos, las celdas específicas del proyecto o la síntesis suelen ser la opción más eficiente.

El método

Nueve etapas, cada una enclavada antes de la siguiente.

Un pipeline guarda el resultado de cada etapa en un registro antes de que la siguiente etapa pueda usarlo. Este método trata la evidencia de la misma manera. Una etapa se cierra cuando su evidencia existe y un cliente puede leerla.

  1. Idoneidad y particionado

    Decidir bloque a bloque qué recibe diseño a nivel de transistor, qué usa celdas específicas del proyecto y qué sigue sintetizado, según adónde van realmente la energía y el área.

    Evidencia que un cliente debería esperar

    • Una tabla de particionado con la parte de área y potencia de cada bloque, y el motivo de su estilo de diseño
    • Una referencia sintetizada para cada bloque propuesto como a medida
  2. Definición de la arquitectura y la ruta de datos

    Fijar la profundidad del pipeline, la estructura de bit-slice, el esquema de reloj y el objetivo de alimentación antes de dibujar ninguna celda.

    Evidencia que un cliente debería esperar

    • Un modelo de referencia ejecutable y vectores de prueba
    • Un presupuesto de retardo, energía y área para cada bit-slice, con sus hipótesis declaradas
    • La lista de esquinas de sign-off
  3. Diseño de circuitos y celdas

    Diseñar latches, flip-flops y sumadores a nivel de transistor, eligiendo el número de aletas y los tipos de tensión umbral.

    Evidencia que un cliente debería esperar

    • Esquemáticos
    • SPICE pre-layout en las esquinas, con setup, hold, retención y margen de ruido
    • Estadísticas de Monte Carlo
    • Una comparación con la celda equivalente de la biblioteca de la fundición
  4. Layout según las reglas de la fundición

    Dibujar celdas y bit-slices según la rejilla y las reglas de patterning de la fundición, con el acceso a los pines planificado para el enrutador.

    Evidencia que un cliente debería esperar

    • Registros de DRC, LVS y ERC sin errores, con las versiones de herramientas y decks
    • Resultados de coloreado y densidad
    • Cada excepción (waiver) enumerada, con su motivo
  5. Extracción y simulación post-layout

    Extraer la resistencia y la capacitancia del layout real y volver a simular, para que los resultados reflejen el layout y no el esquemático.

    Evidencia que un cliente debería esperar

    • Una tabla de pre-layout frente a post-layout para retardo y energía
    • Las esquinas de parásitos utilizadas
    • Un registro de los cambios de layout realizados en consecuencia
  6. Caracterización de bibliotecas y modelos

    Producir las vistas de temporización, potencia, físicas y funcionales que necesita un flujo digital.

    Evidencia que un cliente debería esperar

    • Archivos Liberty con los datos de fuente de corriente y de variación que requiere el flujo
    • Un abstract LEF y un modelo de comportamiento
    • Un informe de QA que compara los modelos con SPICE, con el tamaño de la muestra y la distribución de errores
  7. Integración con reloj y alimentación

    Colocar los bloques a medida en el chip y diseñar a su alrededor la distribución de reloj y de alimentación.

    Evidencia que un cliente debería esperar

    • Presupuestos y resultados de skew y jitter
    • Informes de caída IR estática y dinámica
    • Informes de EM con actividad y temperatura indicadas
    • Temporización jerárquica con los modelos entregados
  8. Verificación y sign-off

    Demostrar que el esquemático implementa el RTL y luego ejecutar el sign-off completo de la fundición con márgenes para variación y envejecimiento.

    Evidencia que un cliente debería esperar

    • Un informe de equivalencia entre RTL y esquemático, con su alcance y exclusiones
    • Temporización en las esquinas de sign-off, con variación
    • Un informe de márgenes de envejecimiento y autocalentamiento
    • Una lista de comprobación de tape-out firmada
  9. Correlación con el silicio

    Medir silicio real, compararlo con los modelos y realimentar las diferencias en las bibliotecas y los márgenes.

    Evidencia que un cliente debería esperar

    • Datos de monitores en el chip
    • Gráficos shmoo y distribuciones de Vmin en distintas obleas y esquinas de proceso
    • Una tabla de valores medidos frente a modelados, con el tamaño de la muestra

Los dibujos muestran el tipo de evidencia de cada etapa. La evidencia derivada de la fundición se comparte bajo NDA cuando el acuerdo con la fundición lo exige.

Lo que hemos hecho

Dos tape-outs en FinFET de 16 nm de TSMC.

De una oblea multiproyecto a un juego completo de máscaras, el método full-custom se aplicó en silicio real.

88núcleos

Oblea multiproyecto (shuttle)

Noviembre de 2018

200núcleos

Juego completo de máscaras

Junio de 2019

Tensión de funcionamiento en las muestras del shuttle

Muestras del shuttle medidas a

0,36 V

Muy por debajo de la tensión nominal de núcleo del proceso.

El núcleo de cómputo era full-custom; el resto de cada chip usó un flujo de herramientas estándar.

Qué abarcó el trabajo

  • Celdas a medida

    En el núcleo de cómputo se usaron flip-flops multibit y sumadores a medida.

  • Bibliotecas de baja tensión

    Las bibliotecas de celdas de la fundición se recaracterizaron para baja tensión.

  • Colocación manual

    El núcleo de cómputo se colocó a mano.

  • Adosado

    Los subbloques del núcleo se adosaron sin celdas de frontera, con una utilización de colocación del 95 % en el tape-out.

  • Sign-off

    La temporización y la caída IR pasaron el sign-off en varias esquinas.

  • Puesta en marcha

    La puesta en marcha la realizó nuestro equipo, con socios externos de encapsulado y de análisis.

Realimentación del silicio

Las mediciones en el silicio con juego completo de máscaras se incorporaron al diseño siguiente, afinando la elección de celdas y el margen de hold para la lógica dinámica a tensión ultrabaja.

7 nm y 6 nm

Con cuenta directa en TSMC, estamos autorizados para el diseño FinFET de 7 nm y hemos realizado diseño full-custom de chips de IA en 6 nm para un importante cliente de IA.

Nodos de proceso

Propiedad intelectual

Patentes y topografías registradas

  • CN111308329B

    Patente de invención china

    Prueba y clasificación (binning) de chips de muchos núcleos.

  • CN111294045B

    Patente de invención china

    Reducción del ruido de fase en lazos de seguimiento de fase con bomba de carga.

  • BS.185572790BS.195600134

    Topografías registradas

    Topografías de circuitos integrados registradas a nombre de la empresa.

¿Un bloque que podría beneficiarse?

Envíenos su especificación e indíquenos adónde van su energía y su área, y le responderemos.