Design-Services
Handgefertigte Gate-Level-Netzlisten.
Chipchain kann handgefertigte Netzlisten entwerfen und diesen Service auf Ihr Projekt zuschneiden. Bei regelmäßigen Pipeline-Datenpfaden bilden wir RTL direkt als Gate-Level-Netzliste auf Custom-Zellen ab, sodass Netzliste, Zellen und Platzierung gemeinsam optimiert werden.
- Geeignet für
- Pipeline-Rechenlogik mit hoher Schaltaktivität
- Methode
- RTL auf Custom-Zellen abgebildet, die Gate-Level-Netzliste per Skript erzeugt
- Kombinierbar mit
- Custom-Zellen, Bibliothekscharakterisierung und manuellem Place-and-Route
- Verifikation
- Formale Äquivalenz mit dem RTL, Gate-Level-Simulation und statische Timing-Analyse
Warum eine handgefertigte Netzliste
Netzliste, Zellen und Platzierung, gemeinsam entworfen.
Abbildung auf Custom-Zellen
Das RTL wird von Hand auf Custom-Register, Latches und kombinatorische Zellen abgebildet.
Regelmäßige Struktur
Pipeline-Stufen teilen sich eine Struktur, und die Netzliste ist in Bit-Slices organisiert, die zur Platzierung passen.
Einheitliche Benennung
Ein einheitliches Benennungsschema macht die Netzliste leicht skriptfähig und von Hand platzierbar.
Optimierung kritischer Pfade
Zelltyp, Treiberstärke und Schwellspannungstyp werden für die kritischen Pfade gewählt.
Sequenzielle Logik
Multi-Bit-Register und dynamische Zellen senken die Leistungsaufnahme von Takt und sequenzieller Logik.
Kompatibel mit automatisierten Flows
Logik außerhalb des Custom-Teils bleibt im Synthese-Flow, und alles läuft in einem gemeinsamen Sign-off zusammen.
Der Netzlisten-Flow
Sechs Schritte, vom RTL zur platzierungsfertigen Netzliste.
RTL-Prüfung
Modulhierarchie und Datenfluss werden bestätigt und die für Custom-Design geeignete Logik bestimmt.
Zellauswahl
Zelltypen für Register, Latches und kombinatorische Logik werden gewählt.
Netzlistenerzeugung
RTL wird auf Custom-Zellen abgebildet, die Gate-Level-Netzliste per Skript erzeugt.
Äquivalenzprüfung
Formale Verifikation, dass die Netzliste dem RTL entspricht.
Gate-Level-Simulation und Timing
Gate-Level-Simulation und statische Timing-Analyse.
Übergabe an die Platzierung
Die Netzliste und ihr Benennungsschema gehen an das manuelle Place-and-Route.
Fragen zu handgefertigten Netzlisten
Warum eine handgefertigte Netzliste?
Sie bildet RTL passend zu den Custom-Zellen ab, und ihre einheitliche Benennung macht sie leicht skriptfähig und von Hand platzierbar. Netzliste und Platzierung greifen dadurch eng ineinander.
Welche Logik eignet sich für eine handgefertigte Netzliste?
Am besten eignet sich Pipeline-Rechenlogik mit hoher Schaltaktivität. Steuerlogik hat komplexe Pfade und bleibt meist im Synthese-Flow.
Müssen wir die Netzliste selbst schreiben?
Für typische Pipeline-Logik können wir sie aus Ihrem RTL erstellen. Bei komplexen Designs arbeiten wir projektbezogen mit Ihrem Team zusammen.
Was setzt das beim RTL voraus?
Eine klare Modulhierarchie und einen klaren Datenfluss, damit Skripte es bis zur Netzliste verarbeiten können.
Wie wird die Netzliste geprüft?
Formale Äquivalenz bestätigt die Übereinstimmung mit dem RTL, gefolgt von Gate-Level-Simulation und statischer Timing-Analyse.
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Haben Sie einen Block, der sich für eine handgefertigte Netzliste eignet?
Senden Sie uns die RTL-Struktur, den Zielprozess und das Timing-Ziel, und wir melden uns.