- 공정 경험
- TSMC 직접 거래 고객, 풀 마스크 세트를 포함한 16 nm FinFET 테이프아웃, 12 nm 설계 키트, 7 nm 설계 승인, 6 nm AI 풀 커스텀 칩 설계
- 협업 방식
- Spec-in, Netlist-in, GDS-in, 생산 이관
- 인계 산출물
- 사인오프를 마친 GDSII와 테스트 프로그램
업무 범위
프런트엔드와 백엔드의 모든 단계.
아키텍처와 사양
성능 모델, 전력 예산, 파티셔닝을 RTL 착수 전에 확정합니다.
RTL 설계
외부 IP와 자체 IP를 통합하고 문서화한, 합성 가능한 RTL을 작성합니다.
검증
UVM 테스트벤치와 정형 검증으로, 사양 대비 커버리지 클로저까지 진행합니다.
테스트 용이성 설계
스캔, 메모리 BIST, ATPG를 적용해 생산 단계에서 모든 다이를 선별할 수 있게 합니다.
물리 설계
플로어플랜, 배치·배선, 그리고 타이밍·전력·물리 사인오프까지 수행합니다.
테이프아웃
마스크 데이터를 준비하고 파운드리에 인계합니다.
프로젝트 진행 방식
여섯 관문, 하나씩 사인오프를 마쳐야 다음으로 넘어갑니다.
사양 검토
요구 사항, 목표, 인수 기준을 합의합니다.
RTL 프리즈
기능을 모두 구현하고 계획대로 검증합니다.
넷리스트 사인오프
합성, DFT 삽입, 등가성 검증을 마칩니다.
레이아웃 사인오프
타이밍, 전력, 물리 검사를 위반 없이 통과합니다.
테이프아웃
마스크 데이터를 파운드리에 넘깁니다.
첫 실리콘
실제 칩에서의 브링업과 특성화.
엔지니어들이 자주 묻는 질문
이미 진행 중인 설계를 넘겨받을 수 있습니까?
네, 가능합니다. Netlist-in과 GDS-in은 데이터와 사인오프 보고서를 검토한 뒤, 고객이 인계한 시점부터 시작합니다.
어떤 파운드리와 공정 노드로 작업합니까?
당사는 TSMC 직접 거래 고객이며, 고객의 제품에 맞는 파운드리와 공정을 선택합니다. 설계 작업은 16 nm, 12 nm, 7 nm, 6 nm FinFET 노드를 다룹니다.
저희 지식재산은 어떻게 보호됩니까?
모든 프로젝트는 상호 비밀유지계약(NDA)을 맺고 진행하며, 접근 권한은 지정된 프로젝트 팀으로 제한합니다.
사양이 준비되어 있습니까?
일정, 물량과 함께 보내 주십시오. 엔지니어가 연락드리겠습니다.