שירותי תכנון
תכנון ASIC, מהארכיטקטורה ועד לייאאוט מאושר.
צוות אחד לארכיטקטורה, ל-RTL, לאימות, ל-DFT ולתכנון פיזי, כזרימה מלאה או שלב אחד בכל פעם.
- ניסיון בתהליכים
- חשבון ישיר ב-TSMC; טייפ-אאוטים ב-16 nm FinFET, כולל ערכת מסכות מלאה; ערכת תכנון ב-12 nm; הרשאת תכנון ל-7 nm; תכנון full-custom של שבב AI ב-6 nm
- מודלי התקשרות
- Spec-in, Netlist-in, GDS-in, העברת ייצור
- מסירה
- GDSII מאושר ותוכניות בדיקה
היקף העבודה
כל שלבי הפרונט-אנד והבק-אנד.
ארכיטקטורה ומפרט
מודלי ביצועים, תקציב הספק וחלוקה לבלוקים, שנקבעים לפני תחילת ה-RTL.
תכנון RTL
RTL בר-סינתזה, עם IP של צד שלישי ו-IP פנימי שמשולבים ומתועדים.
אימות
סביבות אימות מבוססות UVM, בדיקות פורמליות וסגירת כיסוי מול המפרט.
תכנון לבדיקות
שרשראות סריקה, BIST לזיכרונות ו-ATPG, כך שאפשר לסנן כל שבב בייצור.
תכנון פיזי
פלורפלאן, מיקום וניתוב, ואישור סופי לתזמון, להספק ולבדיקות הפיזיות.
טייפ-אאוט
הכנת נתוני המסכות והמסירה ליצרנית השבבים.
איך פרויקט מתנהל
שש נקודות בקרה, וכל אחת מאושרת לפני שהבאה מתחילה.
סקירת מפרט
הדרישות, היעדים וקריטריוני הקבלה מוסכמים.
הקפאת RTL
הפונקציונליות שלמה ומאומתת לפי התוכנית.
אישור סופי לנטליסט
הסינתזה, הטמעת ה-DFT ובדיקת השקילות הושלמו.
אישור סופי ללייאאוט
תזמון, הספק ובדיקות פיזיות – ללא הפרות.
טייפ-אאוט
נתוני המסכות משוחררים ליצרנית השבבים.
סיליקון ראשון
הפעלה ראשונית ואפיון על רכיבים אמיתיים.
שאלות שמהנדסים שואלים אותנו
האם תוכלו לקחת לידיכם תכנון שכבר נמצא בעבודה?
כן. התקשרויות Netlist-in ו-GDS-in מתחילות מנקודת המסירה שלכם, אחרי סקירה של הנתונים ושל דוחות האישור הסופי שלהם.
עם אילו יצרניות שבבים ובאילו צמתים אתם עובדים?
יש לנו חשבון ישיר ב-TSMC, ואנחנו בוחרים את יצרנית השבבים והתהליך שמתאימים למוצר שלכם. עבודת התכנון שלנו מכסה צמתי FinFET ב-16 nm, ב-12 nm, ב-7 nm וב-6 nm.
איך הקניין הרוחני שלנו מוגן?
כל פרויקט מתנהל תחת הסכם סודיות הדדי (NDA), והגישה מוגבלת לחברי צוות הפרויקט שהוגדרו בשמם.
יש לכם מפרט מוכן?
שלחו אותו יחד עם לוח הזמנים והכמויות. אחד המהנדסים שלנו יחזור אליכם.